[发明专利]全数字锁相环

权利要求书

1.一种全数字锁相环，其特征在于，包含时间数字转换器模块，所述的时间数字转换器模块包含：相位频率检测器与逻辑单元：

所述的相位频率检测器，用来接收对应于参考信号或反馈信号的二输入信号，并用来输出频率提升信号与频率降低信号；及

所述的逻辑单元，用来接收所述的频率提升信号与所述的频率降低信号，并用来发出启动信号或停止信号，

其中所述的时间数字转换器模块用来根据所述启动信号或停止信号输出循环信号与数据信号。

2.如权利要求1所述的全数字锁相环，其特征在于，所述的全数字锁相环另包含：

时间数字转换解码器，用来接收所述的循环信号与所述的数据信号，并产生预测信号；及

第一加法器，用来根据所述的时间数字转换解码器所输出的所述的预测信号与时间数字转换器校准控制器所输出的偏移信号来产生输出信号，并将所述的输出信号输入所述的数字环路滤波器，

其中所述的频率提升信号用来提高所述的第一加法器的所述的输出信号的频率，且所述的频率降低信号用来降低所述的第一加法器的所述的输出信号的频率，所述的启动信号用来启动所述的时间数字转换器，且所述的停止信号用来停止所述的时间数字转换器，

其中所述的数据信号来自于所述的时间数字转换解码器；对所述的数据信号的第一预定比特与所述的循环信号的第二预定比特实施互斥或逻辑运算，以产生误差保护码，且通过将所述的误差保护码加入所述的循环信号，并将所述的循环信号位移第三预定数目的比特，以修正所述的循环信号中的误差。

3.如权利要求1所述的全数字锁相环，其特征在于，所述的时间数字转换器模块另包含一循环式时间数字转换器模块，用于产生该循环信号以及数据信号，所述的循环式时间数字转换器模块包含：

循环模块，用来产生所述的循环信号，所述的循环模块包含计数器：

每当所述的循环模块接收到至少一触发信号中的上升触发边缘或下降触发边缘时，所述的计数器用来改变计数；及

数据模块，用来产生所述的数据信号，所述的数据模块包含循环缓冲数组与D触发器数组：

所述的循环缓冲数组，包含多个延迟线缓冲器；及

所述的D触发器数组，用来与所述的多个延迟线缓冲器共同运作，以产生所述的数据信号的至少一部分，

其中所述的循环信号根据所述的计数器的所述的计数所产生。

4.如权利要求3所述的全数字锁相环，其特征在于，所述的至少一个触发信号包含第一触发信号与第二触发信号；所述的循环模块另包含双重边缘检测器，所述的双重边缘检测器的正输入端用来接收所述的第一触发信号，以检测所述的上升触发边缘，且所述的双重边缘检测器的负输入端用来接收所述的第二触发信号，以检测所述的下降触发边缘；所述的多个延迟线缓冲器以串联的方式连接，

其中所述的双重边缘检测器的所述的正输入端耦接于所述的多个延迟线缓冲器中最前延迟线缓冲器的负输入端，并耦接于所述的多个延迟线缓冲器中最后延迟线缓冲器的正输出端，以接收所述的第一触发信号，及

其中所述的双重边缘检测器的所述的负输入端耦接于所述的多个延迟线缓冲器中所述的最前延迟线缓冲器的正输入端，并耦接于所述的多个延迟线缓冲器中所述的最后延迟线缓冲器的负输出端，以接收所述的第二触发信号。

5.如权利要求3所述的全数字锁相环，其特征在于，当所述的计数器的所述的计数超过预定值时，所述的循环信号被产生，以记录所述的计数器的当前循环。

6.如权利要求1所述的全数字锁相环，其特征在于，所述的逻辑单元输出第一符号信号至一时间数字转换解码器，且所述的时间数字转换解码器输出第二符号信号，所述的第二符号信号根据所述的第一符号信号所产生。

7.如权利要求2所述的全数字锁相环，其特征在于，所述的时间数字转换解码器包含于数字宏模块中，且所述的数字宏模块包含于所述的全数字锁相环中，

其中所述的第一加法器包含于所述的数字宏模块中，

其中所述的数字宏模块用来接收来自所述的第一加法器的所述的输出信号，并用来产生分数信号，且所述的数字宏模块包含∑Δ调制器补偿模块，

其中数控振荡器和∑Δ调制器模块包含于所述的全数字锁相环中，以对所述的分数信号进行调制，

其中所述的∑Δ调制器补偿模块用以预测所述的数控振荡器和∑Δ调制器模块所输出的信号的误差，并以前馈方式将所述的预测误差输入至所述的数字宏模块。