[发明专利]半导体模组、封装结构及其封装方法

说明书

技术领域

本发明属于半导体制造领域技术，尤其涉及一种半导体封装结构和封装方法、以及应用该封装结构的半导体模组。

背景技术

晶圆级封装(Wafer Level Packaging，WLP)技术是对整片晶圆进行封装测试后再切割得到单个成品芯片的技术，封装后的芯片尺寸与裸片完全一致。晶圆级芯片尺寸封装技术彻底颠覆了传统封装如陶瓷无引线芯片载具(Ceramic Leadless Chip Carrier)以及有机无引线芯片载具(Organic LeadlessChip Carrier)等模式，顺应了市场对微电子产品日益轻、小、短、薄化和低价化要求。

现有的晶圆级封装技术中，例如是感光芯片的封装，其感光的光学区常受其上的透明基板的影响，使得光线的接收与发射不顺利，从而影响芯片的整体性能。

发明内容

为解决上述技术问题，本发明的目的在于提供一种半导体封装结构。

本发明的目的还在于提供一种半导体模组。

本发明的目的又在于提供一种上述半导体封装结构的封装方法。

为实现上述发明目的，本发明提供一种半导体封装结构，所述封装结构包括：

芯片，其上设置有多个金属凸点；

基板，其包括上表面以及与上表面相背的下表面，所述基板下表面设有凹陷的收容空间，所述芯片收容于所述收容空间内；所述基板还设有从上表面向下表面延伸并与所述收容空间连通的通孔；

导电介质，所述导电介质设置于所述收容空间内壁及所述基板的下表面，所述芯片通过所述金属凸点与所述导电介质电性连接；

焊接凸点，所述焊接凸点与所述基板下表面上的导电介质电性连接。

作为本发明的进一步改进，所述芯片设有光学区，所述金属凸点与所述光学区设置于所述芯片的同一面。

作为本发明的进一步改进，所述封装结构还包括绝缘层，所述绝缘层设置于所述收容空间内壁和所述基板下表面上，所述导电介质设置于所述绝缘层上。

作为本发明的进一步改进，所述封装结构还包括设置于所述导电介质上的防焊层，所述防焊层开设有部分暴露所述导电介质的多个开口，所述金属凸点和所述焊接凸点通过所述开口与所述导电介质电性连接。 

作为本发明的进一步改进，所述通孔的最小宽度大于或等于所述光学区的宽度。 

为了解决上述另一发明目的，本发明提供一种半导体模组，所述半导体模组包括如上所述的半导体封装结构。

为了解决上述又一发明目的，本发明提供一种半导体封装方法，该方法包括以下步骤：

提供一基板，其包括上表面以及与上表面相背的下表面，自所述下表面形成多个凹陷的收容空间；

在所述基板的收容空间内壁及所述下表面形成导电介质；

形成与所述收容空间连通的通孔；

提供多个芯片，每个芯片上设置有光学区及多个金属凸点，将所述芯片放置于对应的收容空间内，并将所述芯片通过所述金属凸点与所述导电介质电性连接；

在所述基板下表面的导电介质上形成与其电性连接的多个焊接凸点。

作为本发明的进一步改进，所述芯片设有光学区，所述金属凸点与所述光学区设置于所述芯片同一面。

作为本发明的进一步改进，“在所述基板的收容空间内壁及所述下表面形成导电介质”具体包括：

在所述基板的收容空间内壁及所述下表面上形成绝缘层，并在所述绝缘层上形成所述导电介质。

作为本发明的进一步改进，所述方法还包括：

在所述导电介质上形成防焊层；

在所述防焊层上形成部分暴露所述导电介质的多个开口；

将所述金属凸点与所述焊接凸点通过所述开口与所述导电介质电性连接。

作为本发明的进一步改进，所述“自所述上表面形成多个向下表面延伸且与所述收容空间连通的通孔”具体包括：

自收容空间底壁形成多个向下表面延伸且与所述收容空间连通的通孔，所述通孔的最小宽度大于或等于所述光学区的宽度。

与现有技术相比，本发明移除了光学区其上的透明基板，使得光线的接收与发射顺利，提高芯片的整体性能。

附图说明

图1是本发明一实施方式半导体封装结构的结构示意图；

图2是本发明一实施方式半导体模组的结构示意图；

图3是本发明一实施方式的半导体封装方法的流程图。

具体实施方式