[发明专利]互连势垒结构和方法

说明书

相关申请的交叉参考

本申请要求于2011年7月1日提交的第61/503,991号，题目为“互连势垒结构和方法”的美国临时专利申请的相关权益，将上述申请并入本文作为参考。

技术领域

本发明一般地涉及半导体领域，更具体地来说，涉及互连势垒结构和方法。

背景技术

通常，通过预先形成部分地穿过衬底的开口而在半导体晶圆中形成衬底通孔(through substrate vias，TSV)。为了防止随后形成的导电材料(例如，铜)扩散到衬底中，形成势垒层来内衬(line)开口，其中，该扩散有可能使在半导体晶圆上所形成的其他器件的整体性能劣化。同样地，该势垒层还防止了由导电材料所导致的损坏。一旦形成导电材料，就可以在TSV的顶部上形成第二势垒层，以防止连接至TSV顶部的导电材料扩散，并且还可以在TSV的底部上形成第三势垒层，以防止连接至TSV的底部的导电材料的扩散。

然而，用于形成这些势垒层的工艺和材料对于不同位置和分叉位置来说并不理想，可能期望势垒层处于该不同位置和分叉位置。例如，通过诸如物理汽相沉积(PVD)的工艺可以形成在TSV的顶部上和TSV的底部上具有适当电阻的材料。然而，这种PVD工艺并未向具有高纵横比的开口(比如那些用于形成TSV的开口)的侧壁提供足够的覆盖(还称作侧壁的阶梯覆盖(step coverage))。同样地，通过PVD工艺所形成的材料不适合内衬TSV。

为了防止导电材料扩散出TSV，利用另一种工艺(比如化学汽相沉积(CVD))能够获得沿着TSV的侧壁的适当的阶梯覆盖。然而，CVD还形成了比PVD更高的电阻的材料。由此，为了获得这种CVD提供的阶梯覆盖，还会得到由CVD所形成的材料的更高电阻。这种在阶梯覆盖和电阻之间的折中使得由CVD形成的势垒层对于TSV的顶部和底部来说不够理想。

发明内容

为了解决现有技术中所存在的技术问题，根据本发明的一方面，提供了一种器件，包括：导电材料，从衬底的第一面延伸至所述衬底的第二面；第一势垒层，位于所述导电材料和所述衬底之间，所述第一势垒层包含第一材料；第二势垒层，沿着所述衬底的所述第一面和所述导电材料设置所述第二势垒层，所述第二势垒层包含第二材料，所述第二材料与所述第一材料不同；以及第三势垒层，沿着所述衬底的所述第二面和所述导电材料设置所述第三势垒层，所述第三势垒层包含第三材料，所述第三材料与所述第一材料不同。

在该器件中，所述第二材料与所述第三材料相同。

在该器件中，所述第一势垒层是复合势垒层。

在该器件中，所述复合势垒层进一步包括：第一钛层；以及第二氮化钛层。

在该器件中，所述第一势垒层的第一阶梯覆盖大于所述第二势垒层的第二阶梯覆盖。

该器件进一步包括：导电连接件，邻近所述第三势垒层。

在该器件中，所述导电连接件是铜柱。

在该器件中，所述导电连接件是再分布层。

根据本发明的另一方面，提供了一种器件，包括：第一开口，穿过衬底，所述第一开口具有第一宽度，所述衬底具有第一面和第二面；第一介电层，位于所述衬底的所述第一面上方；第二开口，穿过所述第一介电层，所述第二开口具有第二宽度，所述第二宽度大于所述第一宽度；第一势垒层，沿着所述第一开口的侧壁和所述第二开口的侧壁设置所述第一势垒层，所述第一势垒层包含第一材料；导电材料，位于所述第一开口内和所述第二开口内；以及第二势垒层，沿着所述衬底的所述第二面位于所述导电材料上方，所述第二势垒层包含第二材料，所述第二材料与所述第一材料不同。

在该器件中，所述衬底进一步包括：第二介电层，邻近所述第一介电层。

在该器件中，所述第一势垒层是复合势垒层。

在该器件中，所述复合势垒层进一步包括：钛层；以及氮化钛层。

该器件进一步包括：导电连接件，邻近所述第二势垒层。

在该器件中，所述导电连接件是铜柱。

在该器件中，所述导电连接件是再分布层。

在该器件中，所述衬底包含硅。