[发明专利]SRAM存储器及其形成方法

说明书

技术领域

本发明涉及半导体制作领域，尤其涉及一种SRAM存储器及其形成方法。

背景技术

静态随机存储器(Static Random Access Memory，SRAM)作为挥发性存储器中的一员，具有高速度、低功耗与标准工艺相兼容等优点，广泛应用于PC、个人通信、消费电子产品(智能卡、数码相机、多媒体播放器)等领域。

图1为现有6T结构的SRAM存储器的存储单元的电路结构示意图，所述存储单元包括：第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3以及第四NMOS晶体管N4。

所述第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2形成双稳态电路。所述第一PMOS晶体管P1和第二PMOS晶体管P2为上拉晶体管；所述第一NMOS晶体管N1和第二NMOS晶体管N2为下拉晶体管。第三NMOS晶体管N3和第四NMOS晶体管N4为传输晶体管。

第一PMOS晶体管P1的栅极、第一NMOS晶体管N1的栅极、第二PMOS晶体管P2的漏极、第二NMOS晶体管N2的漏极、第四NMOS晶体管N4的源极电连接，形成第一存储节点11；第二PMOS晶体管P2的栅极、第二NMOS晶体管N2的栅极、第一PMOS晶体管P1的漏极、第一NMOS晶体管N1的漏极、第三NMOS晶体管N3的源极电连接，形成第二存储节点12。

第三NMOS晶体管N3和第四NMOS晶体管N4的栅极与字线WL电连接；第三NMOS晶体管N3的漏极与第一位线BL电连接，第四NMOS晶体管N4的漏极与第二位线(互补位线)BLB电连接；第一PMOS晶体管P1的源极和第二PMOS晶体管P2的源极与电源线Vdd电连接；第一NMOS晶体管N1的源极和第二NMOS晶体管N2的源极与地线Vss电连接。

6T结构的SRAM存储器的存储单元的工作原理是：当字线WL施加高电平时，作为传输晶体管的第三NMOS晶体管N3和第四NMOS晶体管N4导通，由第一PMOS晶体管P1、第一NMOS晶体管N1和第二PMOS晶体管P2、第二NMOS晶体管N2组成的双稳态电路可从第一位线BL、第二位线BLB输出或输入信号，实现对SRAM存储器的第一存储节点11和第二存储节点12读取或写入操作。

现有技术在制造SRAM存储器的过程中，采用应变工程以改变存储单元中晶体管的性能。通常在NMOS晶体管表面形成拉应力层，在PMOS晶体管表面形成压应力层，以提高载流子的迁移率。

现有的SRAM存储器结构虽然使得存储单元中晶体管的性能得到提高，但是SRAM存储器的读取裕度和写入裕度并没有得到提高。因此如何提高SRAM存储器的读取裕度和写入裕度就成为本领域技术人员亟待解决的问题之一。

更多关于SRAM存储器的介绍请参考公开号为US2007/0241411A1的美国专利。

发明内容

本发明解决的问题是提供一种SRAM存储器及其形成方法，以有效地提高SRAM存储器的读取裕度和写入裕度。

为解决上述问题，本发明实施例提供了一种SRAM存储器，包括：包含多个存储单元的存储单元阵列，每个存储单元包括至少一个下拉NMOS晶体管、一个传输NMOS晶体管和一个上拉PMOS晶体管；所述下拉NMOS晶体管和上拉PMOS晶体管的表面形成有一层拉应力层。

可选的，所述拉应力层的材料为氧化硅、氮化硅、或氮氧化硅的一种或几种的组合。

可选的，所述拉应力层的厚度范围为50埃～2000埃。

可选的，所述拉应力层的应力在0.5Gpa～1.5Gpa的范围内。

可选的，所述SRAM存储器为6T结构或者8T结构。

可选的，所述SRAM存储器为6T结构，其每个存储单元分别包括：第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管以及第四NMOS晶体管；所述第一PMOS晶体管和第二PMOS晶体管为上拉PMOS晶体管；所述第一NMOS晶体管和第二NMOS晶体管为下拉NMOS晶体管；所述第三NMOS晶体管和第四NMOS晶体管为传输晶体管；

所述字线与第三NMOS晶体管和第四NMOS晶体管的栅极电连接；

所述位线包括第一位线和第二位线，第一位线和第二位线分别与第三NMOS晶体管的源极、第四NMOS晶体管的源极电连接；

第一PMOS晶体管的源极和第二PMOS晶体管的源极与电源线电连接；