[发明专利]应力记忆技术中形成应力层的方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种应力记忆技术中形成应力层的方法。

背景技术

在半导体制造工艺中，尤其是在制造CMOS(Complementary Metal-Oxide-Semiconductor，互补金属氧化物半导体)器件时，已知的，为了提高CMOS的性能，通常采用应力技术以诱发应力于MOS晶体管的沟道区。

在现有技术中，典型的一种对CMOS器件提供应力的工艺被称为应力记忆技术(Stress Memorization Technique，SMT)，其一般步骤包括：提供具有NMOS区域和PMOS区域的半导体基底；在半导体基底的NMOS和PMOS区域上分别形成NMOS和PMOS栅极及栅极两侧的栅极侧壁层；在基底及NMOS和PMOS区域表面形成由固有应变的材料形成的应力层；由于若提高器件的性能，NMOS晶体管需要拉伸应力，PMOS晶体管需要压应力，所以根据固有应变材料的应力性质选择性去除NMOS或PMOS区域表面的固有应变材料后进行退火，从而使应力被记忆在晶体管栅极多晶硅或扩散区中；最后，刻蚀去除应变材料。在现有工艺中，SMT只提高NMOS晶体管的迁移率，即选用拉伸应力的固有应变材料，如具有拉伸应力的氮化硅，通过化学气相沉积覆盖于基底及NMOS和PMOS晶体管表面，并在退火前刻蚀去除PMOS晶体管表面的氮化硅。

随着集成电路的发展，集成电路的尺寸也不断变小，在进入深亚微米技术节点时，以CMOS器件为例，其PMOS和NMOS的栅极结构间的距离也越来越小。在实际应用SMT技术的制造工艺中，如图1所示，形成应力层7时，如具有拉伸应力的氮化硅层时，由于PMOS1和NMOS2整体特征尺寸的缩小，PMOS栅极3与NMOS栅极4之间的间距也变小，且由于栅极3和4分别形成有栅极侧壁5和6，使得作为相邻的PMOS与NMOS栅极结构之间过于接近，是以相邻栅极结构位于顶角位置应力层7沉积的速率大于其他位置的沉积速率，因此，会导致相邻的PMOS和NMOS晶体管栅极结构顶角处形成的应力层7过厚，并影响PMOS和NMOS晶体管栅极结构之间的应力层的沉积，进而会在相邻的PMOS和NMOS栅极之间出现如图1所示的空洞A，导致后续工艺中产生的应力不均匀，影响器件性能，若仅减小栅极结构中栅极侧壁层的宽度，则对后续的离子注入工艺会产生不利的影响。

发明内容

本发明提供了一种应力记忆技术中形成应力层的方法，在不影响后续离子注入工艺的同时，解决现有技术中利用SMT技术形成应力层时，相邻两PMOS和NMOS栅极结构间由于间距过小导致两栅极结构间的应力层出现空洞，进而影响器件性能的问题。

本发明采用的技术手段如下：一种应力记忆技术中形成应力层的方法，包括：

提供具有PMOS和NMOS区域的半导体基底；

分别在所述PMOS区域和NMOS区域上形成PMOS栅极和NMOS栅极；

在所述半导体基底及所述PMOS栅极和NMOS栅极表面形成第一半导体层，且所述第一半导体层在各所述栅极两侧形成凹槽；

在所述凹槽内形成阻挡层，所述阻挡层表面低于所述PMOS和NMOS栅极顶面高度；

在垂直于所述半导体基底方向上对所述第一半导体层进行碳离子注入；

对所述第一半导体层进行倾斜氧离子注入并退火；

利用DHF溶液湿法刻蚀去除部分第一半导体层；

去除所述阻挡层；

利用干法刻蚀去除所述半导体基底表面和所述PMOS和NMOS栅极顶端的剩余第一半导体层，并以所述PMOS和NMOS栅极侧面剩余的第一半导体层为PMOS和NMOS栅极侧壁层；

在所述半导体基底及所述PMOS栅极和NMOS栅极表面形成应力层。

优选的，所述第一半导体层为氮化硅层，所述应力层为拉伸应力氮化硅层。

优选的，在所述凹槽内形成阻挡层的步骤包括：

在所述第一半导体层上沉积ODL层或底部抗反射层BARC；

对所述ODL层或底部抗反射层BARC进行化学机械研磨，以露出所述第一半导体层；

对所述凹槽内剩余的ODL层或底部抗反射层BARC进行刻蚀，以刻蚀后剩余的ODL层或底部抗反射层BARC作为阻挡层，且刻蚀后的剩余的ODL层或底部抗反射层BARC表面低于所述PMOS和NMOS栅极顶面高度。

优选的，通过湿法刻蚀或灰化处理去除作为阻挡层的刻蚀后剩余的ODL层或底部抗反射层BARC。