[发明专利]半导体器件

说明书

技术领域

除其他以外，本申请的示例涉及金属氧化物半导体场效应晶体管(MODFET)以及其制造方法。更为具体地说，本申请的示例涉及多层功率MOSFET。

背景技术

很多分立型金属氧化物半导体场效应晶体管(MOSFET)器件的布局包括芯片中的栅焊垫，栅焊垫的尺寸大到可以容纳接合线或其它连接物。由于这种尺寸要求，栅焊垫可以占据较小芯片的大部分(例如，50％等)。此外，因为在很多示例中，在栅焊垫下没有有源区，因此所需的栅焊垫尺寸可以限制半导体器件中的有源区。

图1概括地示出了半导体器件100的一部分的示例，包括源接触区102、栅极电介质103、栅总线104、栅结构105、第二电介质106和衬底113。在某些示例中，栅结构105可以包括栅焊垫、栅道、或者一个或多个其它栅接触区或栅总线结构，并且栅结构105的尺寸可以提供足够的接合区。在某些示例中，衬底可以通过诸如栅氧化层之类的薄介电材料(未示出)而与栅总线隔离。

在这个示例中，源接触区102通过间隙107与栅结构105隔离，间隙107被配置为维持最小的距离，并且在栅结构105与源接触区102之间提供适当隔离，并且源接触区102通过第二电介质106与栅总线104隔离。在各个示例中，取决于用于制造和操作特定半导体器件的处理参数和设计参数，该器件的非有源区可以而变化。在图1的示例中，源接触区102的边缘粗略地限定了栅总线104下方的非有源区111，非有源区111限制半导体器件100的有源区108。通常，诸如功率FET器件之类的器件的非有源区是不能用于创建用于传导电流的功能通道的区域。

在一个示例中，芯片的有源区108可以包括形成活动沟槽阵列的一个或多个沟槽。在某些示例中，置于活动沟槽阵列中的一个或多个栅电极可以形成半导体器件100的源区的一部分，其一部分可以从栅结构105横向偏移。在某些示例中，衬底113的较低面(其与半导体器件100的工作顶面大体上相对)可以包括半导体器件100的漏区。在某些示例中，栅结构105下方的非有源区111可以具有大于约55um的宽度。

发明内容

除其他以外，本文讨论了包括耦合到源区的第一金属层和耦合到栅结构的第二金属层的半导体器件，其中，第一金属层和第二金属层的至少一部分重叠以在不增加器件尺寸的情况下给器件提供额外的有源区。在某些示例中，金属间电介质可以在第一金属层和第二金属层的重叠的部分之间提供电隔离。在某些示例中，包括用于外部连接的焊垫和栅道的栅结构可以包括覆盖半导体器件的有源区(例如，功率MOSFET器件的有源区)的金属部分。在某些示例中，形成源接合焊垫的第二金属层可以延伸到器件的末端，以提供改善的热传递和电流容量。在某些示例中，将多晶硅栅道或隔离的多晶硅焊垫电耦合到金属栅接合焊垫的配合通孔(tie-down vias)也可以改善金属栅接合焊垫与器件的粘合。

在某些示例中，半导体器件可以包括多个导电层，所述多个导电层被配置为允许自定义地放置器件的外部终端，与具有相同尺寸和形状的现有器件(例如，诸如功率MOSFET之类的现有芯片级封装(CSP)器件)相比，这也可以提供增加的有源区。

本文还讨论了一种半导体器件，包括：衬底；第一器件表面，其覆盖所述衬底，所述第一器件表面包括至少三个焊垫，其中，所述至少三个焊垫包括：漏焊垫、栅焊垫、以及源焊垫；多个挖有沟槽的栅结构，其被耦合到所述栅焊垫，所述多个挖有沟槽的栅结构被配置为在电压被施加于所述栅焊垫时，控制所述源焊垫与所述漏焊垫之间的电流的流动；第一导电层，其包括：漏接触区，所述漏接触区被耦合到所述漏焊垫，栅道，所述栅道被耦合到所述栅焊垫，以及源接触区，其被耦合在所述源焊垫与所述多个挖有沟槽的栅结构之间；以及第二导电层，所述第二导电层的至少一部分使用电介质与所述第一导电层的至少一部分分离，其中，所述第二导电层包括漏导体，所述漏导体的至少一部分覆盖所述栅道的至少一部分，其中，所述漏导体被耦合到所述漏接触区。

该部分旨在提供对本专利申请的主题的概括，并非旨在提供对本发明的排他性或穷尽性解释。包含具体实施方式是为了提供与本专利申请有关的其它信息。

附图说明

在附图中(这些附图不一定是按照比例绘制的)，相似的数字可以描述不同的视图中的类似组件。具有不同字母后缀的相似数字可以表示类似组件的不同实例。附图通过举例说明而非限制的方式概括地示出了本文中讨论的各个实施例。

图1概括地示出了栅道结构的示例。