[发明专利]半导体器件的制造方法

说明书

技术领域

本发明涉及集成电路制造领域，尤其涉及一种能够提高对栅极的应力作用的半导体器件的制造方法。

背景技术

随着半导体技术的不断发展，集成电路的集成化程度越来越高，器件的尺寸也不断减小。器件尺寸不断减小导致器件的性能受到很大影响。例如，当沟道的长度缩小到50nm以下时，器件开始表现出短沟道效应，包括载流子迁移率下降、阈值电压增大等问题。

为了减少由于尺寸缩小造成的问题，可以通过应力技术来改善器件沟道区的应力，从而提高载流子的迁移率，提高器件的性能。现有技术中一种方法是通过在金属-氧化物-半导体场效应管(MOSFET)的沟道区引入双轴应变或者单轴应变，以增加沟道区载流子的迁移速率，提高MOSFET的器件响应速度，改善MOSFET器件的性能。提供这种应力的方式被称为应力记忆技术(SMT，Stress Memorization Technique)。具体的应力记忆技术是在半导体器件的NFET(N-type field-effect transistor，N型场效应晶体管)或PFET(P-type field-effect transistor，P型场效应晶体管)上方形成固有应变材料层，即应力层，所述应力层可以为氮化硅层等，并进行高温退火工艺以使应力被记忆在半导体器件上，例如记忆在栅极多晶硅或扩散区或硅衬底中，通过应力改变在FET的栅极下沟道处的硅原子的间距，减小载流子通行所受到的阻碍，也就是相当于减小了电阻，因而半导体器件发热量和能耗都会降低，然后去除应变材料，使应力得以保留并改进电子或空穴的迁移率，因而改善半导体整体的性能。对于NFET和PFET不同的-应力产生不同的效果，拉应力(Tensile Stress)可以增大NFET栅极下沟道处的硅原子的间距，运行速度得到提升；压应力(Compressive Stress)可以减小PFET栅极下沟道处的硅原子的间距，使运行速度得到提升。因此对于NFET和PFET的上需要形成不同的应力层，以提高半导体器件的性能。

因此，如何在半导体器件的制造方法中进一步提高对半导体器件的应力作用，也是业内亟待解决的问题。

发明内容

本发明的目的是提供一种能够提高对器件的应力作用的半导体器件的制造方法。

为解决上述技术问题，本发明提供一种半导体器件的制造方法，包括以下步骤：

提供半导体衬底，所述半导体衬底包括P型区和N型区；

在所述P型区上形成P型栅极和位于P型栅极两侧的P型栅极侧墙，在所述N型区上形成N型栅极和位于N型栅极两侧的N型栅极侧墙；

去除所述N型栅极侧墙；

在所述N型区上依次形成拉应力层和掩膜层；

去除所述P型栅极侧墙；以及

在所述P型区上覆盖压应力层。

进一步的，去除所述N型栅极侧墙的步骤包括：在所述半导体衬底上涂覆第一光刻胶；利用曝光和显影工艺，去除位于所述N型区上的第一光刻胶；以剩余的第一光刻胶为掩膜，刻蚀去除所述N型栅极侧墙。

进一步的，去除所述P型栅极侧墙的步骤包括：在所述半导体衬底上涂覆第二光刻胶；利用曝光和显影工艺，去除位于所述P型区上的第二光刻胶；以剩余的第二光刻胶为掩膜，刻蚀去除所述P型栅极侧墙。

进一步的，在所述N型区上依次形成拉应力层和掩膜层的步骤包括：在所述半导体衬底上依次覆盖拉应力层薄膜和掩膜层薄膜；利用光刻和刻蚀工艺，去除位于所述P型区上的拉应力层薄膜和掩膜层薄膜，以在N型区上形成拉应力层和掩膜层。

进一步的，形成所述拉应力层薄膜的反应气体包括硅烷、氨气和氮气，所述硅烷的流量为20～200sccm，氨气的流量为200～1500sccm，氮气的流量为500～5000sccm，环境温度为300～500℃，环境压力为1～10Torr，高频射频能量为50～300w。

进一步的，所述拉应力层的材质为氮化硅，所述拉应力层的厚度为200～800埃。

进一步的，所述拉应力层的拉应力范围为500～2000MPa。

进一步的，形成所述掩膜层薄膜的反应气体包括氮气，氦气、氧气和四乙基原硅酸盐，氮气的流量为2000～5000sccm，氦气的流量为5000～20000sccm，氧气的流量为5000～20000sccm，四乙基原硅酸盐的流量为1～5gm，环境温度为300～500℃，环境压力400～700Torr。

进一步的，所述掩膜层的材质为二氧化硅，所述掩膜层的厚度为200～1000埃。