[发明专利]时钟信号发生器

说明书

技术领域

本发明实施例涉及通信领域，尤其涉及一种时钟信号发生器。

背景技术

在当前的电子系统中，业内人士采用千兆位以太网物理层(英文全称Gigabit Ethernet Physical layer，简称GEPHY)或者快速以太网物理层(英文全称Fast Ethernet Physical layer，简称FEPHY)指代其所对应的相应层次的电路单元。

通常，GEPHY/FEPHY中必须包含时钟发生器，其用于解决各种传输速率下数据码流的定时、收发等功能。当前的GEPHY/FEPHY的时钟发生器需要覆盖两种传输速率如125M波特率(Baud)和10MBaud所需要的时钟信号。

现有的GEPHY/FEPHY中设置的能够覆盖上述两种传输速率的时钟发生器包括：两个锁相环电路、多个模拟混频器电路；其中，两个锁相环电路并列设置，每一锁相环电路的输出端连接相适应的模拟混频器电路，以便通过模拟混频器电路的输出端输出适用125M波特率/10M波特率的传输速率的时钟信号。

然而，现有技术方案中，由于包括多个锁相环电路和多个模拟混频器，功耗较大，且需要占据较多芯片面积，不利于芯片的小型化，且不利于降低整个芯片成本。

发明内容

本发明实施例提供一种时钟信号发生器，用于解决现有技术中时钟发生器功耗大、占据面积大的问题。

本发明实施例提供的时钟信号发生器，应用于支持多种波特率下数据传输的物理层子系统，该时钟信号发生器包括：

源时钟信号产生器，以及分别与所述源时钟信号产生器的输出端连接的两个或两个以上的处理器；

所述源时钟信号产生器根据所述子系统内参考时钟的基准信号输出多个相同频率的源时钟信号；

所述处理器根据过采样技术通过数字逻辑电路将所述多个源时钟信号进行分频处理，得到与所述子系统中数据传输的波特率对应的同步时钟信号，以实现数据在所述波特率下传输时的定时和收发功能。

本发明实施例提供的芯片，所述芯片包括产生基准信号的晶振，其中，该芯片还包括如上任一所述的时钟信号发生器；

所述晶振与所述时钟信号发生器的源时钟信号产生器的输入端连接，用于为所述源时钟信号产生器提供基准信号。

由上述技术方案可知，本发明实施例的时钟信号发生器，通过一个源时钟信号产生器输出多个相同频率的源时钟信号，进而通过处理器根据过采样技术将多个源时钟信号通过数字逻辑电路进行分频处理，得到与子系统中数据传输的波特率对应的同步时钟信号，以实现数据在所述波特率下传输时的定时和收发功能；与现有技术相比较，本发明实施例提供的时钟信号发生器，仅使用一套锁相环电路，且不采用混频器等模拟电路，而是使用全数字逻辑电路，大大简化了时钟信号发生器的设计，使得包含该时钟信号发生器的芯片的尺寸能够进一步缩小，降低了成本，同时降低了整体功耗。

附图说明

图1为本发明一实施例提供的时钟信号发生器的示意图；

图2为本发明另一实施例提供的时钟信号发生器的示意图；

图3为本发明另一实施例提供的时钟信号发生器的处理器的示意图；

图4为本发明另一实施例提供的时钟信号发生器的锁相环电路的示意图；

图5为本发明另一实施例提供的时钟信号发生器的8分频电路的示意图；

图6为本发明另一实施例提供的时钟信号发生器的第一时钟信号输出模块的示意图；

图7为本发明另一实施例提供的时钟信号发生器的示意图；

图8为本发明另一实施例提供的时钟信号发生器的第二分频模块的部分结构示意图；

图9为本发明另一实施例提供的时钟信号发生器的第二分频模块的部分结构示意图；

图10A至图10D为本发明另一实施例提供的时钟信号发生器的第二分频模块的部分结构示意图；

图11为本发明另一实施例提供的时钟信号发生器的第二分频模块的部分结构示意图；

图12为本发明另一实施例提供的时钟信号发生器的第二分频模块的信号示意图。

具体实施方式

图1示出了本发明一实施例提供的时钟信号发生器的示意图，如图1所示，本实施例中的时钟信号发生器应用于支持多种波特率下数据传输的物理层子系统，其包括：源时钟信号产生器11，以及分别与源时钟信号产生器11的输出端连接的两个或两个以上的处理器12；

其中，源时钟信号产生器11根据物理层子系统内参考时钟的基准信号输出多个相同频率的源时钟信号；