[发明专利]半导体装置及其制造方法

说明书

本申请是申请人罗姆股份有限公司的、进入国家阶段日期为2006年5月23日、申请号为200580001434.2、发明名称为“半导体装置及其制造方法”的申请的分案申请。

技术领域

本发明涉及使用了碳化硅半导体基板的双重扩散MOS结构的半导体装置及其制造方法。

背景技术

在使用了碳化硅(SiC)半导体基板的双重扩散MOSFET(DMOS：double-diffused MOS)中，在n⁺型SiC半导体基板的表面上形成有n^-型SiC半导体外延层(epitaxial layer)。另外，在n^-型SiC半导体外延层的表层部上形成有p型杂质区域、和在该p型杂质区域内俯视呈环状的n⁺型杂质区域。

图7是表示以往的双重扩散MOSFET中的p型杂质区域的杂质分布方案(profile)的图。在以往的双重扩散MOSFET中，p型杂质区域具有所谓的箱形分布方案。即，以往的双重扩散MOSFET的p型杂质区域，如图7所示，控制分布方案，以便与距其表面的深度无关，杂质浓度在各部分变得大致均匀。

具有这种箱形分布方案的p型杂质区域，通过向n^-型SiC半导体外延层的表层部多级离子注入p型杂质而形成。在使注入能量恒定而进行的离子注入(1级离子注入)中，由于杂质的深度方向的分布成为近似于高斯分布的分布(如图7中由双点划线表示的分布)，例如通过使注入能量变化为3等级并进行离子注入(3级离子注入)，从而在p型杂质区域的表面附近和最深部中使杂质浓度大致相同。

若p型杂质区域的深部中的杂质浓度低，则耗尽层容易从p型杂质区域和n^-型SiC半导体外延层之间的边界向p型杂质区域侧扩大，因此容易产生穿通(punch through)。因此，在以往的双重扩散MOSFET中，通过将p型杂质区域的杂质浓度设定为10¹⁷～10¹⁸/cm³的高浓度，而充分地提高耐压性。但是，若p型杂质区域的杂质浓度高，则在沟道区域内移动的载流子接收散射，因此会出现载流子的沟道迁移度低(导通电阻高)的问题。

发明内容

在此，本发明的目的在于，提供一种可同时提高抑制穿通的高耐压性和沟道迁移度的结构的半导体装置及其制造方法。

本发明的半导体装置，是使用了碳化硅半导体基板的双重扩散MOS结构的半导体装置，其中，包括：碳化硅半导体外延层，其层叠在碳化硅半导体基板的表面上，并具有与碳化硅半导体基板相同的第1导电型；和杂质区域，其通过在该碳化硅半导体外延层的表层部掺杂第2导电型杂质而形成，并具有其表面附近的第2导电型杂质浓度相对地小、深部的第2导电型杂质浓度相对地大的分布方案。

根据该构成，在杂质区域的深部的第2导电型杂质浓度高，因此能够防止耗尽层从杂质区域和其下一层的碳化硅半导体外延层之间的边界向第2导电型杂质区域侧扩大。另一方面，第2导电型杂质区域的表面附近的杂质浓度低，因此在形成于第2导电型杂质区域的表层部上的沟道区域内移动的载流子的散射小，能够较高地保持载流子的沟道迁移度。从而，能够同时提高可抑制穿通的高耐压性、和载流子的沟道迁移度。

此外，所述杂质区域的分布方案，优选是：最深部(与碳化硅半导体外延层的边界部)附近的第2导电型杂质浓度为10¹⁸/cm³以上的高浓度，将其最深部附近作为峰值，越接近表面则第2导电型杂质浓度越连续且缓慢地下降，表面附近的第2导电型杂质浓度变为5×10¹⁵/cm³以下的分布方案。

另外，所述杂质区域，优选被控制成：最表面附近的第2导电型杂质浓度比所述碳化硅半导体外延层中的第1导电型杂质浓度还低。由此，第2导电型杂质区域的最表面附近的第2导电型杂质浓度比碳化硅半导体外延层的第1导电型杂质浓度还低，因此能够实现在第2导电型杂质区域的表层部(沟道区域)显出第1导电型，并将该第1导电型的沟道区域作为积累层的积累型MOSFET(Accumulation MOSFET)的结构。因此，能够使阈值电压降低，另外，可以使载流子的沟道迁移度进一步提高。