[发明专利]存储装置

说明书

技术领域

本发明有关一种存储装置，特别是一种包括阱电压提取区的存储装置。

背景技术

为增进集成电路的运作速度且同时符合消费者对于微型化电子装置的需求，运用于半导体装置晶体管的尺寸持续缩减。当金属氧化物半导体(Metal-Oxide-Semiconductor，MOS)晶体管中栅极氧化层的厚度越来越薄，栅极氧化层很容易被静电放电(electrostatic discharge，ESD)现象所带来的过量电荷所破坏。如本领域技术人员所知，横跨栅极氧化层的电场强度一般若超过10⁷V/cm，即会对栅极氧化层造成永久伤害，而影响到集成电路运作。

为避免过多电荷累积于半导体衬底中，公知技术是将阱电压提取区设置在半导体元件阵列的周围，使半导体衬底中的P型阱所累积的电荷可由此放电路径释出，其中阱电压提取区的所占面积正相关于释放的电荷量，也就是说，可通过增加阱电压提取区的所占面积以更有效抑制ESD现象。然而，增加阱电压提取区的所占面积将不利于半导体衬底的利用率。此外，在公知技术中，可通过减小离子注入的倾斜角度以缩减阱电压提取区的所占面积，但此作法会受制于光刻工艺的工艺极限。

因此，如何避免ESD现象且提高半导体衬底的利用率，是半导体业界一项重要课题。

发明内容

有鉴于此，本发明公开一种存储装置，可以避免ESD现象且提高半导体衬底的利用率。

根据本发明的一优选实施例，本发明提供一种存储装置。存储装置包括一存储阵列以及至少一阱电压提取区。存储阵列，包括多个垂直晶体管，分别电耦合至相应的字线与埋藏位线，其中字线沿着第一方向延伸，而埋藏位线沿着第二方向延伸。此外，阱电压提取区是沿着第二方向穿越存储阵列，将存储阵列区隔成第一次存储阵列区及第二次存储阵列区。

本发明通过将阱电压提取区设置在第一次存储阵列区及第二次存储阵列区之间的排列方式，取代公知技术将阱电压提取区设置于存储阵列周围的排列方式，有助于缩减阱电压提取区的所占面积，提高半导体衬底的利用率，降低半导体装置的的生产成本，且此排列方式可更快速释出存储阵列中阱区累积的电荷，避免ESD现象的发生。此外，存储阵列与阱电压提取区中设置类似的晶体管结构，也有利于制造工艺的简化并减少制造工艺所需的时间。

附图说明

图1所示为根据本发明的一优选实施例所绘示的存储装置的示意图。

图2所示为根据本发明的一优选实施例所绘示的存储装置沿着图1的AA’线段的剖面示意图。

其中，附图标记说明如下：

10        存储装置            12    存储阵列

14        阱电压提取区        16    垂直晶体管

18        晶体管结构          20    字线

22，48                        埋藏位线

24        第一次存储阵列区    26    第二次存储阵列区

28        半导体衬底

30，32                        沟槽

34        阱区                36    源极/漏极掺杂区

38        第一掺杂区          40    第二掺杂区

42，44                        栅极结构

46        浅沟槽隔离

50，52                        掺杂导电层

54          导电层        56    绝缘层

AA1，AA2                  有源区

D1          第一方向      D2    第二方向

具体实施方式