[发明专利]半导体存储器件

说明书

相关申请的交叉引用

于2011年4月12日提交的日本专利申请No.2011-087971的公开内容，包括说明书、附图以及摘要，通过引用其整体而并入于此。

技术领域

本发明涉及一种半导体存储器件，并且更具体地涉及动态半导体存储器件。

背景技术

在动态半导体存储器件中，电路面积的减小是重要的任务。作为减小电路面积的方法，已知下述技术：通过重复阵列结构来共享耦合目的地扩散层，该扩散层具有对从折叠位线系统的读出放大器输出的信号进行列选择的开关。

图1是示出一般半导体存储器件中的开放位读出放大器的半导体布局的布局图。将描述图1中的读出放大器的半导体布局。

图1的布局图示出了第一至第四读出放大器SA1至SA4、第一至第四位线BL 1至BL4、第一至第四虚拟位线DBL1至DBL4、第一和第二字线WL1和WL2、第一和第二虚拟字线DWL1和DWL2、第一至第八存储器单元MC1至MC8以及第一至第八虚拟单元DC1至DC8。

在图1的横向方向上，并行地布置第一至第四位线BL1至BL4以及第一至第四虚拟位线DBL1至DBL4。在该示例中，第一虚拟位线DBL1被布置在第一位线BL1的延长线上。同样地，第二至第四虚拟位线DBL2至DBL4被分别布置在第二至第四位线BL2至BL4的延长线上。

在与第一至第四位线BL1至BL4以及第一至第四虚拟位线DBL1至DBL4正交的方向上，即在图1的纵向方向上，并行地布置第一和第二字线WL1和WL2以及第一和第二虚拟字线DWL1和DWL2。

第一至第四读出放大器SA1至SA4在第一和第二字线WL1和WL2与第一和第二虚拟字线DWL1和DWL2之间布置为矩阵。即，第一和第二读出放大器SA1和SA1被布置在第一和第二位线BL1和BL2以及第一和第二虚拟位线DBL1和DBL2的延长线上，以在该延长线的方向上彼此相邻。同样地，第三和第四读出放大器SA3和SA4被布置在第三和第四位线BL3和BL4以及第三和第四虚拟位线DBL3和DBL4的延长线上，以在该延长线的方向上彼此相邻。第一至第三读出放大器SA1和SA3布置为在第一和第二字线WL1和WL2的方向上彼此相邻。同样地，第二和第四读出放大器SA2和SA4被布置为在第一和第二字线WL1和WL2的方向上彼此相邻。

第一至第八存储器单元MC1至MC8在第一至第四位线BL1至BL4与第一和第二字线WL1和WL2的交叉处被布置为矩阵。在该示例中，第一至第四存储器单元MC1至MC4被分别布置在第一字线WL1与第一至第四位线BL1至BL4的交叉处。而且，第五至第八存储器单元MC5至MC8被分别布置在第二字线WL2与第一至第四位线BL1至BL4的交叉处。

同样地，第一至第八虚拟单元DC1至DC8在第一至第四虚拟位线DBL1至DBL4与第一和第二虚拟字线DWL1和DWL2的交叉处被布置为矩阵。在该示例中，第一至第四虚拟单元DC1至DC4被分别布置在第一虚拟字线DWL1与第一至第四虚拟位线DBL1至DBL4的交叉处。而且，第五至第八虚拟单元DC5至DC8被布置在第二虚拟字线DWL2与第一至第四虚拟位线的交叉处。

第一读出放大器SA1具有耦合到第一位线BL1的一端和耦合到第一虚拟位线DBL1的另一端。同样地，第二至第四读出放大器SA2至SA4具有分别耦合到第二至第四位线BL2至BL4的一端以及分别耦合到第二至第四虚拟位线DBL2至DBL4的另一端。

第一字线WL1耦合到第一至第四存储器单元MC1至MC4。第二字线WL2耦合到第五至第八存储器单元MC5至MC8。同样地，第一虚拟字线DWL1耦合到第一至第四虚拟单元DC1至DC4。第二虚拟字线DWl2耦合到第五至第八虚拟单元DC5至DC8。

第一位线BL1耦合到第一和第五存储器单元MC1和MC5。第二位线BL2耦合到第二和第六存储器单元MC2和MC6。第三位线BL3耦合到第三和第七存储器单元MC3和MC7。第四位线BL4耦合到第四和第八存储器单元MC4和MC8。

同样地，第一虚拟位线DBL1耦合到第一和第五虚拟单元DC1和DC5。第二虚拟位线DBL2耦合到第二和第六虚拟单元DC2和DC6。第三虚拟位线DBL3耦合到第三和第七虚拟单元DC3和DC7。第四虚拟位线DBL4耦合到第四和第八虚拟单元DC4和DC8。