[发明专利]高压元件及其制造方法

说明书

技术领域

本发明涉及一种高压元件及其制造方法，特别是指一种利用低压元件制程的高压元件及其制造方法。

背景技术

图1显示现有技术的横向双扩散金属氧化物半导体(lateral double diffused metal oxide semiconductor，LDMOS)元件100剖视示意图。如图1所示，于P型基板11中，形成绝缘区12，以电性隔绝LDMOS元件100与基板11中其它元件，绝缘区12例如为浅沟槽绝缘(shallow trench isolation，STI)结构或如图所示的区域氧化(local oxidation of silicon，LOCOS)结构。LDMOS元件100包含栅极13、N型漂移区14、N型源极15、N型漏极16、P型本体区17、以及P型本体极18。其中，N型漂移区14、N型源极15、以及N型漏极16由微影技术且/或以部分或全部的栅极13、绝缘区12为屏蔽，以定义各区域，并分别以离子植入技术，将N型杂质，以加速离子的形式，植入定义的区域内所形成；而P型本体区17以及P型本体极18则是由微影技术且/或以部分或全部的栅极13、绝缘区12为屏蔽，定义该区域，并以离子植入技术，将P型杂质，以加速离子的形式，植入定义的区域内所形成。其中，源极15与漏极16分别位于栅极13两侧下方。而且LDMOS元件中，栅极13有一部分位于场氧化区12a上。

图2显示现有技术的双扩散漏极金属氧化物半导体(double diffused drain metal oxide semiconductor，DDDMOS)元件200剖视示意图。与前述LDMOS元件主要的不同之处在于，DDDMOS元件的栅极23完全位于P型基板11表面上。如图所示，于P型基板11中，形成绝缘区22，以电性隔绝DDDMOS元件200与基板11中其它元件，绝缘区22例如为LOCOS结构或如图所示的STI结构。DDDMOS元件200包含栅极23、N型漂移区24、N型源极25、N型漏极26、N型隔绝区29、P型井区27、以及P型本体极28。其中，N型漂移区24、N型源极25、N型漏极26、以及N型隔绝区29由微影技术且/或以部分或全部的栅极23、绝缘区22为屏蔽，以定义各区域，并分别以离子植入技术，将N型杂质，以加速离子的形式，植入定义的区域内所形成；而P型井区27以及P型本体极28则是由微影技术且/或以部分或全部的栅极23、绝缘区22为屏蔽，定义该区域，并以离子植入技术，将P型杂质，以加速离子的形式，植入定义的区域内所形成。其中，源极25与漏极26分别位于栅极23两侧下方。

LDMOS与DDDMOS元件为高压元件，亦即其设计供应用于较高的操作电压，但当高压元件需要与一般较低操作电压的元件整合于同一基板上时，为配合较低操作电压的元件制程，需要以相同的离子植入参数来制作高压元件和低压元件，使得高压元件的离子植入参数受到限制，因而降低了高压元件崩溃防护电压，限制了元件的应用范围。若不牺牲高压元件崩溃防护电压，则必须增加制程步骤，另行以不同离子植入参数的步骤来制作高压元件，但如此一来将提高制造成本，才能达到所欲的崩溃防护电压。

有鉴于此，本发明即针对上述现有技术的不足，提出一种高压元件及其制造方法，在不增加制程步骤的情况下，提高元件操作的崩溃防护电压，增加元件的应用范围，并可整合于低压元件的制程。

发明内容

本发明目的在于克服现有技术的不足与缺陷，提出一种高压元件及其制造方法。

为达上述目的，本发明提供了一种高压元件，形成于一第一导电型基板中，且另有一低压元件形成于该基板中，该基板具有一上表面，该高压元件包含：一漂移区，形成于该上表面下方，其具有第二导电型；一栅极，形成于该上表面上方，且至少部分该漂移区位于该栅极下方；一源极与一漏极，皆具有第二导电型，分别形成于栅极两侧的上表面下方，且该漏极位于该漂移区中，而该漏极与该栅极间，由该漂移区隔开；以及一缓和区，具有第二导电型，形成于该上表面下方的该漂移区中，且该缓和区介于该栅极与该漏极之间，且该缓和区与该低压元件中的一轻掺杂漏极(lightly doped region，LDD)区，利用相同制程步骤所形成。