[发明专利]静电防护器件及其制造工艺

说明书

技术领域

本申请涉及半导体制造领域，特别涉及一种静电防护器件及其制造工艺。

背景技术

静电在自然界时刻都存在，当芯片的外部环境或者芯片内部累积的静电荷，通过芯片的管脚流入或流出芯片内部时，瞬间产生的电流(峰值可达数安培)或电压，就会损坏集成电路，使芯片功能失效。随着半导体行业的发展，特征尺寸进一步缩小，元件密度越来越大，电子元器件遭受静电损伤的可能性越来越大，产业化电子器件必须设计合格的静电保护。

在功率放大器件中，VDMOS、LDMOS、IGBT等大功率器件可以承受高电压，其静电保护设计需求的维持电压也相应增高。同时，如LDMOS又广泛应用在高频无线传输领域，其静电保护设计要求极小的寄生电容以避免误开启和噪声耦合。

可控硅作为广泛应用的静电防护器件，其泻放静电电荷能力优异，所需面积小，寄生电容小。然而由于其正反馈导致的深滞回特性，使得其维持电压被限制在1.7V附近，为了避免闩锁风险，其被限制使用在较低电压的电路中。

发明内容

本申请所要解决的技术问题是提供一种具有高维持电压且寄生电容极小的静电防护器件及其制造工艺。

为解决上述问题，本申请提供了一种静电防护器件，包括：可控硅器件、MOS管器件；所述可控硅器件与所述MOS管器件串联。

本申请还提供了一种静电防护器件的制造工艺，包括以下步骤：

在半导体基底上制成可控硅器件；

在所述可控硅器件附近制成MOS管；

将可控硅器件与MOS管器件串联。

本申请提供的静电防护器件，不仅具有可控硅极小寄生电容，还具有灵活可调的维持电压，其维持电压可以满足高压电路及器件的静电防护要求。

附图说明

图1为本申请实施例提供的静电防护器件的剖视图。

图2为本申请实施例提供的静电防护器件的俯视图一。

图3为本申请实施例提供的静电防护器件的俯视图二。

图4为本申请实施例提供的静电防护器件的等效电路示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。

本申请实施例提供的一种静电防护器件，包括可控硅器件、MOS管器件；所述可控硅器件与所述MOS管串联。可控硅器件的结构包括PNPN、PNPNP或NPNPN结构。MOS管的个数为至少一个；当MOS管的个数为多个时，MOS管之间串联。

参见图1，本申请一实施例提供的寄生MOS静电防护器件，其制造工艺是：在体硅的P型衬底或外延16中形成适当浓度的N阱14；在N阱14内注入P型或N型杂质形成P+注入区域12和N+注入区域11，在P型衬底或外延16中注入N型杂质并通过栅15的自对准形成N+注入区域13；P+注入区域12、N阱14、P型衬底或外延16、N+注入区域13形成PNPN结构的可控硅42。而N+注入区域13与栅15构成NMOS管43。可控硅42与NMOS管43串联连接成具有阴极与阳极的静电防护器件。此器件兼有可控硅极小寄生电容和MOS管或串联MOS管高维持电压的特点，可应用在高压射频电子电路或器件的静电保护领域。

如图2所示，在体硅的P型衬底或外延16中形成适当浓度的N阱14；在N阱14内注入P型或N型杂质形成P+注入区域12和N+注入区域11，在P型衬底或外延16中注入N型杂质并通过栅15的自对准形成N+注入区域13；N阱14、P+注入区域12、N+注入区域11、栅15和N+注入区域13为同心圆分布，如图所示。沿其剖线A可得图2所示的半导体器件结构。P+注入区域12、N阱14、P型衬底或外延16、N+注入区域13形成PNPN结构的可控硅，而N+注入区域13与栅15构成NMOS管，可控硅与NMOS管串联。此同心圆结构使得电流均匀流出，减小同等电流情况下的电流密度，增强了热散逸的效果，增强了器件静电保护能力。