[发明专利]MOS晶体管及其制造方法

说明书

技术领域

本发明涉及集成电路制造工艺，特别涉及一种MOS晶体管及其制造方法。

背景技术

随着集成电路集成度的提高，器件尺寸逐步按比例缩小，目前特征尺寸已达到32nm量级。金属氧化物半导体场效应管(MOS晶体管)是最常见的半导体器件，是构成各种复杂电路的基本单元。MOS晶体管基本结构包括三个主要区域：源极(source)、漏极(drain)和栅极(gate)。其中，源极和漏极是通过高掺杂形成的，根据器件类型不同，可分为n型掺杂MOS晶体管(NMOS晶体管)和p型掺杂MOS晶体管(PMOS晶体管)。

请参考图1a～1c，其为现有的MOS晶体管的制造方法的剖面示意图，在此，介绍了一个典型PMOS晶体管的主要形成过程。具体的：

首先，如图1a所示，在半导体衬底10上通过离子注入工艺形成N阱11；

接着，如图1b所示，在N阱11上形成栅极12，所述栅极12包括栅极氧化层120及位于所述栅极氧化层120上的多晶硅层121；

最后，如图1c所示，在栅极12两侧的N阱11内进行P型离子注入工艺，形成源/漏极13。

由此，便形成了一个典型的PMOS晶体管，而一个典型的NMOS晶体管的形成方法与上述PMOS晶体管的形成方法类似，差别仅在于形成的是P阱，同时源/漏极的注入离子为N型离子。

通过现有的MOS晶体管的制造方法，所得到的MOS晶体管的栅极直接形成于阱区(P阱/N阱)上，由于阱区为离子注入区域，其中的注入离子将会产生一定的随机掺杂扰动(random doping fluctuation，RDF)，这些随机掺杂扰动将对晶体管的性能造成干扰，使晶体管的阈值电压和工作电流产生波动。特别地，随着器件尺寸的进一步降低，这些随机掺杂扰动对于晶体管性能的干扰将便变得越来越严重。

发明内容

本发明的目的在于提供一种MOS晶体管及其制造方法，以解决现有的MOS晶体管的栅极直接形成于阱区上，阱区中的随机掺杂扰动对栅极的性能造成干扰的问题。

为解决上述技术问题，本发明提供一种MOS晶体管的制造方法，包括：

提供半导体衬底；

形成氧化硅层，所述氧化硅层覆盖部分半导体衬底；

形成阱区层，所述阱区层覆盖氧化硅层及暴露出的半导体衬底；

在所述阱区层上形成单晶硅层；

在所述单晶硅层上形成栅极；

对所述栅极两侧的阱区层及半导体衬底进行离子注入工艺，形成源/漏极。

可选的，在所述的MOS晶体管的制造方法中，形成氧化硅层包括如下工艺步骤：

在所述半导体衬底上形成第一氧化硅材料层；

刻蚀所述第一氧化硅材料层，形成第一保护结构，同时暴露出部分半导体衬底；

在暴露出的半导体衬底上形成第二氧化硅材料层；

形成第二保护结构，所述第二保护结构紧靠所述第一保护结构；

在所述第二氧化硅材料层上形成第三氧化硅材料层；

移除第二保护结构；

刻蚀所述第三氧化硅材料层及第二氧化硅材料层，形成氧化硅层，同时暴露出部分半导体衬底。

可选的，在所述的MOS晶体管的制造方法中，所述第二保护结构的材料为氮化硅。

可选的，在所述的MOS晶体管的制造方法中，形成阱区层包括如下工艺步骤：

利用外延工艺形成硅外延层，所述硅外延层覆盖所述氧化硅层及暴露出的半导体衬底；

对所述硅外延层进行离子注入工艺，形成阱区层。

可选的，在所述的MOS晶体管的制造方法中，在形成硅外延层之后，进行离子注入工艺之前，还包括如下工艺步骤：

刻蚀所述第一保护结构及半导体衬底，形成浅沟道隔离槽；

填充所述浅沟道隔离槽，形成浅沟道隔离结构。

可选的，在所述的MOS晶体管的制造方法中，利用外延工艺在所述阱区层上形成单晶硅层。

可选的，在所述的MOS晶体管的制造方法中，在所述单晶硅层上形成栅极包括如下工艺步骤：

在所述单晶硅层上形成栅极氧化层；

在所述栅极氧化层上形成多晶硅层；

刻蚀所述栅极氧化层及多晶硅层，形成栅极。

可选的，在所述的MOS晶体管的制造方法中，形成源/漏极包括如下工艺步骤：

对所述栅极两侧的阱区层进行离子注入工艺，形成源/漏扩展区；

在所述栅极两侧形成侧墙；

对所述侧墙两侧的阱区层及半导体衬底进行离子注入工艺，形成源/漏区。