[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种能有效从STI释放应力的半导体器件及其制造方法。

背景技术

在传统的体硅CMOS中，阱区与衬底之间形成pn结，而MOSFET的源漏区与衬底之间也形成pn结，这些寄生的可控硅结构在一定条件下可能引起电源到地之间极大的泄漏电流，产生闩锁效应。特别是在0.25μm的逻辑电路工艺节点以下，这种寄生的闩锁效应极大阻碍了半导体器件性能的进一步提高。

有效的防止闩锁效应的一种方法是采用浅沟槽隔离(STI)技术。绝缘的填充有例如氧化硅的浅沟槽隔离切断了NMOS、PMOS之间可能形成的寄生电连接，提高了器件可靠性。此外，与局部场氧工艺(LOCOS)相比，STI占用沟道宽度较短、具有较小的隔离间距，因此不会侵蚀有源区从而避免了LOCOS的鸟嘴效应。此外，STI形成的隔离结构大部分位于衬底表面下方，因此利于整个器件表面的平坦化。

然而，现有的STI在形成过程中会积累应力，这些积累的应力给衬底带来例如错位的缺陷，而这些缺陷在器件工作时将作为电子-空穴对的再复合中心，从而增大了器件的衬底泄漏电流。

因此，需要将STI形成过程中积累的应力释放出来，以避免上述问题。

发明内容

由上所述，本发明的目的在于提供一种能有效从STI释放应力的半导体器件及其制造方法。

为此，本发明提供了一种半导体器件，包括衬底、衬底中的浅沟槽隔离，其特征在于：衬底与浅沟槽隔离之间还包括应力释放层。

其中，应力释放层包括BSG、BPSG。其中，应力释放层的厚度为10～15nm。

其中，应力释放层与衬底之间还包括衬垫层。其中，衬垫层至少包括氧化物的第一衬垫层和氮化物的第二衬垫层。

其中，在浅沟槽隔离包围的有源区内形成半导体器件结构。

本发明还提供了一种半导体器件制造方法，包括以下步骤：在衬底中形成浅沟槽；在浅沟槽中形成应力释放层；在浅沟槽中填充绝缘材料，形成浅沟槽隔离；退火，使得应力释放层流变以释放应力。

其中，应力释放层包括BSG、BPSG。其中，应力释放层的厚度为10～15nm。

其中，形成浅沟槽之后、形成应力释放层之前，还包括在浅沟槽中形成衬垫层。其中，衬垫层至少包括氧化物的第一衬垫层和氮化物的第二衬垫层。

其中，在大于600℃温度下退火。

其中，在衬底中形成浅沟槽的步骤具体包括：在衬底上形成硬掩膜层；光刻/刻蚀硬掩膜层形成硬掩膜层图形，具有暴露衬底的开口；以硬掩膜层图形为掩膜，刻蚀开口中暴露的衬底，形成底面低于衬底上表面的浅沟槽。其中，硬掩膜层至少包括氧化物的第一硬掩膜层和氮化物的第二硬掩膜层。

其中，在退后之后，还包括在浅沟槽隔离包围的有源区内形成半导体器件结构。

依照本发明的半导体器件及其制造方法，通过在衬底与STI之间增加材质较软的应力释放层，将STI形成过程中积累的应力释放出来，减小了器件的衬底泄漏电流，提高了器件的可靠性。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1至图4为依照本发明的半导体器件制造方法各步骤的剖面示意图。

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了能有效从STI释放应力的半导体器件及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。

以下将参照图1至图4的剖面示意图来详细说明依照本发明的器件的制造方法各步骤。

参照图1，在衬底1上形成硬掩膜层2，光刻/刻蚀硬掩膜层2以及衬底1形成浅沟槽，在浅沟槽中沉积衬垫层3。

提供衬底1。衬底1依照器件用途需要而合理选择，可包括单晶体硅(Si)、绝缘体上硅(SOI)、单晶体锗(Ge)、绝缘体上锗(GeOI)、应变硅(Strained Si)、锗硅(SiGe)，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。优选地，为了与CMOS工艺兼容而应用于数字逻辑集成电路，衬底1为体硅(例如为Si晶片)或SOI。