[发明专利]半导体陶瓷和层叠型半导体陶瓷电容器

说明书

技术领域

本发明涉及半导体陶瓷和层叠型半导体陶瓷电容器，更具体地，涉及BaTiO₃系晶界绝缘型的半导体陶瓷和使用其的层叠型半导体陶瓷电容器。

背景技术

伴随近年来电子技术的发展，电子部件的小型化急速推进。而且，在层叠陶瓷电容器的领域中对小型化、大容量化的要求也不断提高，因此相对介电常数高的陶瓷材料的开发和电介质陶瓷层的薄层化、多层化受到推进。

例如，日本特开平11-302072号公报中提出了通式：{Ba_1-x-yCa_xRe_yO}_mTiO₂+αMgO+βMnO (Re为选自Y、Gd、 Tb、Dy、Ho、Er和Yb中的稀土类元素，α、β、m、x和y 各自为0.001≤α≤0.05、0.001≤ β ≤ 0.025、1.000<m≤1.035、0.02 ≤x≤0.15、和 0.001≤y≤0.06)所示的电介质陶瓷。

日本特开平11-302072号公报中公开了使用上述电介质陶瓷而得的层叠陶瓷电容器，可以得到陶瓷层每1层的厚度为2 μm、有效电介质陶瓷层总数为5且相对介电常数εr为1200～3000、介质损耗为2.5%以下的层叠陶瓷电容器。

另外，SrTiO₃系晶界绝缘型的半导体陶瓷是通过在强还原气氛下对陶瓷成形体进行烧成（一次烧成）将陶瓷成形体半导体化后，再次在氧化气氛下进行烧成（二次烧成），从而将晶界电介质化而得的，SrTiO₃自身的相对介电常数εr小、约为200，但由于通过晶界获得静电电容，因而通过增大结晶粒径、减少晶界的个数，可以增大表观相对介电常数εr_APP。

例如，日本专利第2689439号说明书中提出了结晶粒子的平均粒径为10 μm 以下且最大粒径为20μm以下的SrTiO₃系晶界绝缘型半导体陶瓷本体，可以得到虽为单层结构的半导体陶瓷电容器，但在结晶粒子的平均粒径为8 μm时表观相对介电常数εr_APP为9000的半导体陶瓷本体。

另外，日本特开2007-180297号公报中提出了即使将结晶粒子的平均粒径微粒化至1μm以下也具有5000以上的大的表观相对介电常数的SrTiO₃系晶界绝缘型的半导体陶瓷，可以得到与薄层多层相对应的材料。

然而，使用日本特开平11-302072号公报的电介质陶瓷来推进陶瓷层的薄层化、多层化时，存在相对介电常数降低或静电电容的温度特性恶化，以及短路不良急剧增加的问题。

因此，欲得到具有例如100 μF以上大容量的薄层的层叠陶瓷电容器时，需要使电介质陶瓷层每1层的厚度为1μm左右，且层叠数为700层～1000层左右，因而处在实用化困难的境地。

另外，日本专利第2689439号说明书的半导体陶瓷为了得到大的表观相对介电常数，因而平均粒径为8μm，并不是考虑了薄层多层化的设计。

另外，日本特开2007-180297号公报的半导体陶瓷为SrTiO₃系的半导体陶瓷，为了与薄层多层相对应而将平均粒径抑制到lμm以下，但这样也可得到5000以上的大的表观相对介电常数。为了进一步形成晶界绝缘层而需要进行二次烧成（再氧化处理），大气气氛或者稍微降低氧浓度也可得到所期望的特性。基于以上，半导体陶瓷自身的电阻低，从而需要进行这样的处理。

另一方面，BaTiO₃系晶界绝缘型的半导体陶瓷的表观相对介电常数高，在电容器领域中的应用受到期待。然而，半导体陶瓷的导电性过高时，为了维持绝缘电阻则需要加厚绝缘被覆层，但加厚时则存在表观相对介电常数降低的问题。

发明内容

本发明是鉴于上述情况而完成的发明，其目的在于提供通过提高半导体陶瓷部分的绝缘性，从而可兼具作为半导体陶瓷的高介电特性和高绝缘电阻，还与薄层多层化相对应的层叠型半导体陶瓷电容器。

为了实现上述目的，本发明人等进行了深入研究，结果发现：在将BaTiO₃的Ti位点的一部分用Ga和Nb置换特定量而成的BaTiO₃中，Ba位点与Ti位点的配合摩尔比A/B为0.900≤A/B≤1.060，对使Ga/Nb摩尔比为0.92≤α/β≤100的半导体陶瓷微粒进行热处理而得的烧结体的表观相对介电常数为5000以上，且比电阻为10⁷Ω·μm以上，从而完成了本发明。