[发明专利]反熔丝控制电路

说明书

相关申请的交叉引用

本申请要求2011年11月29日向韩国知识产权局提交的韩国专利申请No.10-2011-0126140的优先权，其全部内容通过引用合并于此。

技术领域

本发明的实施例涉及一种半导体集成电路，具体而言，涉及一种半导体集成电路的反熔丝控制电路。

背景技术

一般而言，在半导体集成电路中，封装后所使用的熔丝通常称为反熔丝。原因是封装前的熔丝是通过切断来执行修复，而封装后所使用的熔丝是通过互连而不是通过切断来执行修复。也就是说，反熔丝是针对封装前的熔丝而言的术语。这表示熔丝在正常状态下为电开路，且在导体之间的绝缘体由于高电压的施加而断裂时为电短路。

图1是一般的反熔丝控制电路的电路图。

在图1中，反熔丝控制电路可以被配置为包括第一反相器IV1和第一PMOS晶体管P1，第一反相器IV1将加电(power up)信号PWRUP反相并输出，第一PMOS晶体管P1连接在用于施加外部电源电压Vext的端子与第一节点nd1之间，经由其栅极接收第一反相器IV1的输出信号。反熔丝控制电路还可以包括第二PMOS晶体管P2，第二PMOS晶体管P2连接在用于施加外部电源电压Vext的端子与第一节点nd1之间，并且第二PMOS晶体管P2可以经由其栅极接收编程信号PG。反熔丝控制电路还可以包括第三PMOS晶体管P3，第三PMOS晶体管P3连接在第一节点nd1与反熔丝F1之间，且第三PMOS晶体管P3可以经由其栅极接收接地电压Vss。另外，反熔丝控制电路可以包括第三NMOS晶体管N3，第三NMOS晶体管N3连接在第一节点nd1与反熔丝F1之间，以经由其栅极接收电源电压Vbba，并施加反向偏置电压Vbbf至体端子(bulk terminal)。

此外，第一节点nd1的输出端子与第四PMOS晶体管P4和第五PMOS晶体管P5以及第一NMOS晶体管N1和第二NMOS晶体管N2形成交叉耦合结构，且包括第一锁存单元R1，所述第一锁存单元R1包括第二反相器IV2和第三反相器IV3。另外，第四反相器IV4将第一锁存单元R1的输出反相以输出输出信号anti_anz。

以下将参考图1就编程模式和一般操作模式来说明根据现有技术的反熔丝控制电路的操作过程。

首先是编程模式。当编程信号PG为低电平且反熔丝F1断开时，第二PMOS晶体管P2导通。此外，当加电信号PWRUP为低电平时，第一PMOS晶体管P1关断，使得第一节点nd1被设定成外部电源电压Vext的电平。

在此情况下，反向偏置电压Vbbf的电平被设定为-3V或为低于-3V的背栅偏压(LVBB)。在此，低背栅极偏压(LVBB)是由内部电压发生器提供的电压。

一般而言，在编程模式操作时反熔丝控制电路处于电阻非常小的短路状态，而反熔丝F1的绝缘体断开。

然后是一般操作模式。在一般操作模式下，编程信号PG被设定成高电平，使得第一节点nd1的电压值由加电信号PWRUP限定。在此情况下，反向偏置电压Vbbf被设定为接地电压Vss的电平。另外，电源电压Vbba的电压电平被设定为外部电源电压Vext的电平以将第三NMOS晶体管N3导通。

在此情况下，当反熔丝F1未被编程时，第一节点nd1的高电平由第一锁存单元R1保持，且输出信号anti_anz的逻辑电平由第四反相器IV4设定成低电平。

另一方面，当反熔丝F1被编程时，反向偏置电压Vbbf的电压电平变为接地电压Vss的电平。在此情况下，当加电信号PWRUP变化到低电平时，第一节点nd1的电压变为低电平，因此，储存在第一锁存单元R1中的高电平的信号变为低电平。因此，第一锁存单元R1的输出信号由第四反相器IV4反相，因此输出信号anti_anz被输出为高电平。

但是，当反熔丝F1为一般操作模式时，第三PMOS晶体管P3和第三NMOS晶体管N3一直处在导通状态，使得第一节点nd1的电压一直被提供给反熔丝F1。当反熔丝F1未被编程时，即使在一般操作模式中第一节点nd1的电压一直被提供给反熔丝F1，但反熔丝F1处在开路状态以防止电流泄漏或由于电流泄漏所造成的故障。但是，当反熔丝F1被编程时，在一般操作模式中，反熔丝F1由于工艺变化而具有高电阻值，使得发生电流泄漏且导致由于电流泄漏所造成的故障。

发明内容