[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种具有高应力金属氧化物覆盖层的MOSFET及其制造方法。

背景技术

从90nm CMOS集成电路工艺起，随着器件特征尺寸的不断缩小，以提高沟道载流子迁移率为目的应力沟道工程(Strain Channel Engineering)起到了越来越重要的作用。多种单轴工艺诱致应力被集成到器件工艺中去，也即在沟道方向引入压应力或拉应力从而增强载流子迁移率，提高器件性能。例如，在90nm工艺中，采用嵌入式SiGe(e-SiGe)源漏或100晶向衬底并结合拉应力蚀刻阻障层(tCESL)来提供pMOS器件中的压应力；在65nm工艺中，在90nm工艺基础上进一步采用第一代源漏极应力记忆技术(SMT^×1)，并采用了双蚀刻阻障层；45nm工艺中，在之前基础上采用了第二代源漏极应力记忆技术(SMT^×2)，采用e-SiGe技术结合单tCESL或双CESL，并采用了应力近临技术(Stress Proximity Technique，SPT)，此外还针对pMOS采用110面衬底而针对nMOS采用100面衬底；32nm之后，采用了第三代源漏极应力记忆技术(SMT^×3)，在之前基础之上还选用了嵌入式SiC源漏来增强nMOS器件中的拉应力。

此外，向沟道引入应力的技术除了改变衬底、源漏材料，还可以通过控制沟道或侧墙的材质、剖面形状来实现。例如采用双应力衬垫(DSL)技术，对于nMOS采用拉应力SiN_x层侧墙，对于pMOS采用压应力侧墙。又例如将嵌入式SiGe源漏的剖面制造为∑形，改善pMOS的沟道应力。

然而，这些常规应力技术效果随着器件尺寸持续缩小而被不断削弱。对于nMOS而言，随着特征尺寸缩减，提供应力的各层薄膜之间的错位和偏移越来越明显，这就要求薄膜厚度减薄的同时还能精确提供更高的应力。对于pMOS而言，嵌入式SiGe源漏技术的沟道载流子迁移率显著取决于特征尺寸，尺寸缩减使得载流子迁移率提高的效果大打折扣。

氮化硅薄膜中的本征应力主要是由于三角形平面内以氮为中心的网络结构单元趋向于形成具有低能量价键的以硅为中心的四面体网络结构的固有本性造成的。由于这两类原子化合价的不同，就会存在应变。在氨气一硅烷为反应混合物的PECVD法SiN_xH_y张应力产生机理中，主要包括乙硅烷和氨基硅烷基团的气相形成、这些等离子体产物的表面反应以及随后的通过氢气和氨气的剔除反应而在次表面进行的多余氢的释放等过程。在这一致密工艺中形成的被拉伸的Si…N键会被周围的网状结构所限制，从而被有效地冻结为张应力状态。

与LPCVD相比较，由于PECVD工艺中衬底的温度较低，则剔除反应也较少。从而导致薄膜中含氢的组合较多，增强了网状结构的灵活性，降低了薄膜应力。因此需要进行高温cure(固化或治愈)工艺产生去氢致密过程，以增强薄膜应力。

但是，较高温度的cure排出更多含量的氢元素因而导致较高的薄膜张应力。但是过高温将使得PECVD的低温优势特点散失，对已形成的MOSFET硅化物，源漏掺杂等工艺结构不利。

因而一种紫外线辅助热处理(UVTP)的技术被用于处理PECVD氮化硅来提高薄膜应力。该技术利用紫外线的光子能量可以帮助打开薄膜中的Si键和NH键。相邻断裂键中的氢原子相结合形成分子形式的氢气，氢气从薄膜中扩散出来，从而在薄膜中形成悬挂键和微孔。悬挂键相互交联，使得这些微孔收缩以得到最小的表面能。

然而，高温cure与UVTP去氢过程容易导致整个氮化硅薄膜张应力化，同时氮化硅薄膜需要与LTO(低温氧化物)或者low-k(低介电常数，例如k小于等于3.9或2.8)材料结合起来形成ILD层并影响ILD的总体k值，此外CMOS中同时集成张应力与压应力氮化硅薄膜时，在选择腐蚀上面临重大挑战，因此发展一种新型的高应力的氧化硅类的绝缘薄膜有重要意义。

发明内容

由上所述，本发明的目的在于提供一种能有效控制沟道应力、提高载流子迁移率从而改善器件性能的新型CMOS及其制造方法。

为此，本发明提供了一种半导体器件，包括：第一MOSFET；第二MOSFET；第一应力衬层，覆盖了第一MOSFET，具有第一应力；第二应力衬层，覆盖了第二MOSFET，具有第二应力；其中，第二应力衬层和/或第一应力衬层包括金属氧化物。