[发明专利]减小半导体器件栅诱导漏极泄漏的方法、MOS器件制造方法

说明书

技术领域

本发明涉及半导体制造领域，更具体地说，本发明涉及一种减小半导体器件栅诱导漏极泄漏的方法、采用了该减小半导体器件栅诱导漏极泄漏的方法的MOS器件制造方法、以及由该MOS器件制造方法制成的MOS器件。

背景技术

栅致漏极泄漏(GIDL，Gate-Induced Drain Leakage)是指，当器件在关断(off-state)的情况下，(即Vg＝0)，若漏极与Vdd相连，(即Vd＝Vdd)，由于栅极和漏极之间的交叠，在栅极和漏极之间的交叠区域会存在强电场，载流子会在强电场作用下发生带带隧穿效应(band to band tunneling)，从而引起漏极到栅极之间的漏电流。

栅致漏极泄漏电流已经成为影响小尺寸MOS器件可靠性、功耗等方面的主要原因之一，它同时也对EEPROM等存储器件的擦写操作有重要影响。当工艺进入超深亚微米时代后，由于器件尺寸日益缩小，GIDL电流引发的众多可靠性问题变得愈加严重。

发明内容

本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够有效地减小了半导体器件栅诱导漏极泄漏电流的减小半导体器件栅诱导漏极泄漏的方法、采用了该减小半导体器件栅诱导漏极泄漏的方法的MOS器件制造方法、以及由该MOS器件制造方法制成的MOS器件。

根据本发明的第一方面，提供了一种减小半导体器件栅诱导漏极泄漏的方法，其包括：在对半导体器件的漏端和源端进行环状注入时，漏端环状注入的注入方向相对竖直方向朝漏端倾斜第一锐角，源端环状注入的注入方向相对竖直方向朝源端倾斜第二锐角；并且，漏端环状注入的注入方向与竖直方向夹角大于源端环状注入的注入方向与竖直方向夹角。

优选地，在上述减小半导体器件栅诱导漏极泄漏的方法中，漏端环状注入的注入方向与竖直方向之间的第一锐角为32度，源端环状注入的注入方向与竖直方向之间的第二锐角为28度。

优选地，在上述减小半导体器件栅诱导漏极泄漏的方法中，源端冶金结的空间电荷区向沟道内延伸。

根据本发明的第二方面，提供了一种MOS器件制造方法，其采用了根据本发明的第一方面所述的减小半导体器件栅诱导漏极泄漏的方法。

根据本发明的第三方面，提供了一种根据本发明的第二方面所述的MOS器件制造方法制成的MOS器件。

本发明在环状注入工艺中，分别对漏端注入和源端注入的角度进行调整，在保持沟道有效长度不变的情况下，降低了漏端与栅极交叠区域，降低了漏端的有效纵向电场，从而减小了半导体器件栅致漏极泄漏电流。

附图说明

结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：

图1示意性地示出了根据现有技术的环状注入方法。

图2示意性地示出了根据本发明实施例的环状注入方法。

需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。

具体实施方式

为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。

图1示意性地示出了根据现有技术的环状注入方法。

在通常工艺中，为了抑制器件的短沟道效应(Short Channel Effect)，会采取环状注入(Halo Implantation)，将与源漏反型的离子注入到器件沟道之中。如图1所示，以PMOS器件为例，图中x方向为器件沟道方向，y方向为硅片表面的垂直方向(简称为竖直方向)，源漏掺杂为三族元素，例如硼元素，环状注入会采用五族元素，例如磷元素。

通常，对于漏极1和源极2的环状注入，会采用多次注入完成，其中环状注入H1表示对漏极1的环状注入，环状注入H2表示对源极2的环状注入。每次注入的剂量相等，注入方向与y方向所成角度也相等，注入方向在硅片表面的投影与x方向成不同角度进行注入。例如，PMOS器件的环状注入可以通过四次注入完成，注入方向在硅片表面的投影与x方向所成角度分别为45度、135度、225度、315度。

经过环状注入，源漏的冶金结附近的空间电荷区分布如图1中虚线所示。环状注入限制了冶金结的空间电荷区向沟道内的扩散，因此抑制了器件的短沟道效应。而漏端与栅极的交叠区域决定了漏端纵向电场的作用区域，该交叠区域越大，纵向电场作用的区域就越大，则热载流子注入电流越大，热载流子注入损伤就越严重。