[发明专利]非挥发性存储器棋盘格测试电路及其检测方法

说明书

技术领域

本发明涉及半导体集成电路领域，特别是涉及一种非挥发性存储器棋盘格测试电路。本发明还涉及一种非挥发性存储器棋盘格测试电路的检测方法。

背景技术

如图1所示，是现有非挥发性存储器棋盘格测试电路的电路结构图；现有非挥发性存储器棋盘格测试电路由棋盘格地址产生电路1、读操作控制信号产生电路2，棋盘格数据比较电路3、地址比较电路组成，其中地址比较电路由一个N位的地址最值寄存器5、一个N位的比较器6组成，棋盘格地址产生电路1产生的N位地址与地址最值寄存器5的N位地址最值进行比较产生一个检测结束信号来控制棋盘格测试的退出。这种方法可适用于N位地址对应小于或等于2^N个存储单元的非挥发性存储器4的情况。但现有技术的缺点是，必须有一个N位的地址最值寄存器5和一个N位的比较器6，面积比较大。

发明内容

本发明所要解决的技术问题是提供一种非挥发性存储器棋盘格测试电路，能大大简化电路和设计，减少电路面积。

为解决上述技术问题，本发明提供的非挥发性存储器棋盘格测试电路用于对容量为2^N个存储单元的非挥发性存储器进行棋盘格测试，棋盘格测试电路包括：棋盘格地址产生电路、读控制信号产生电路、数据比较电路。

所述棋盘格地址产生电路用于输出测试地址到所述非挥发性存储器，所述棋盘格地址产生电路包括N位地址寄存器、N位带进位/借位的加/减法器和加/减控制电路。

每1位加/减法器都能实现1位数据与一位进/借位位或数据相加减，并输出新的数据和新的进/借位位。

所述N位地址寄存器和N位加/减法器的连接关系为：

第0位加/减法器由第0位地址寄存器的值与1相加/减，产生新的第0位地址送到所述第0位地址寄存器，同时产生一个进位/借位位，送到第1位加法器的输入端。

第n位加/减法器由第n-1位加/减法器的进位/借位位与第n位地址寄存器的值相加，产生新的第n位地址送到所述第n位地址寄存器，同时产生第n位进位/借位位，其中n为1至N-1之间的值。

以第N-1位加/减法器的进位/借位位作为检测结束信号，用于控制所述棋盘格测试电路的检测结束。

进一步的改进为，当所述检测结束信号为1时，所述棋盘格测试电路的检测结束。

进一步的改进为，所述读控制信号产生电路产生一读控制信号，用于控制所述非挥发性存储器中位于所述测试地址处的数据的读取；所述检测结束信号输入到所述读控制信号产生电路，当所述检测结束信号为1时，所述读控制信号产生电路结束工作。

进一步的改进为，所述数据比较电路用于检测从所述非挥发性存储器中所读取的数据是否和预期值相同；所述检测结束信号输入到所述数据比较电路，当所述检测结束信号为1时，所述数据比较电路结束工作。

为解决上述技术问题，本发明提供的非挥发性存储器棋盘格测试电路用于对容量为2^M+2^M1个存储单元的非挥发性存储器进行棋盘格测试，令M大于M1，棋盘格测试电路包括：棋盘格地址产生电路、读控制信号产生电路、数据比较电路。

所述棋盘格地址产生电路用于输出测试地址到所述非挥发性存储器，所述棋盘格地址产生电路包括M+1位地址寄存器、M位带进位/借位的加/减法器和加/减控制电路。

每1位加/减法器都能实现1位数据与一位进/借位位或数据相加减，并输出新的数据和新的进/借位位。

所述M+1位地址寄存器和M位加/减法器的连接关系为：

第0位加/减法器由第0位地址寄存器的值与1相加/减，产生新的第0位地址送到所述第0位地址寄存器，同时产生一个进位/借位位，送到第1位加法器的输入端。

第n位加/减法器由第n-1位加/减法器的进位/借位位与第n位地址寄存器的值相加，产生新的第n位地址送到所述第n位地址寄存器，同时产生第n位进位/借位位，其中n为1至M-1之间的值。

以第M-1位加/减法器的进位/借位位和第M1-1位加/减法器的进位/借位位的与值作为检测结束信号，用于控制所述棋盘格测试电路的检测结束。

进一步的改进为，当所述检测结束信号为1时，所述棋盘格测试电路的检测结束。

进一步的改进为，所述读控制信号产生电路产生一读控制信号，用于控制所述非挥发性存储器中位于所述测试地址处的数据的读取；所述检测结束信号输入到所述读控制信号产生电路，当所述检测结束信号为1时，所述读控制信号产生电路结束工作。