[发明专利]薄膜电阻结构

说明书

技术领域

本发明涉及一种薄膜电阻，尤其是涉及一种与金属栅极(metal gate)制作工艺整合的薄膜电阻。

背景技术

现今半导体产业中，金属氧化物半导体场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistors，MOSFET)多是利用多晶硅(polysilicon)材料来制作栅极(gate)。然而，多晶硅材料仍具有许多缺点：与大多数金属材料相比，多晶硅栅极具有较高的电阻值，因此多晶硅栅极的传导速率低于金属导线。而为了弥补此一缺点，多晶硅栅极需要经过硅化金属处理，以同时降低接触电阻及接面寄生电阻(Parasitic Resistance，R_p)，并提升其操作速率至可接受的范围。

值得注意的是，传统上用来形成栅极的多晶硅材料在混合模式集成电路元件(mixed-mode integrated circuit devices)中也常被用以制作其他的无源电路元件，如电容、薄膜电阻等。且可通过调整多晶硅沉积制作工艺的温度、压力，以及调整多晶硅薄膜本身的厚度、面积与掺杂值浓度等，来控制多晶硅薄膜电阻的电阻值。

然而，随着以金属栅极取代传统多晶硅栅极的半导体制作工艺趋势，以往由多晶硅材料整合制作的无源元件，也可为金属材料所取代。而与主动元件经历的半导体制作工艺技术相同，无源元件如薄膜电阻等也是结合金属层、介电层的薄膜形成方法与光刻、蚀刻等方法所形成。可想而知，这使得金属栅极，尤其是栅极后制(gate-last)制作工艺与其相关元件的整合技术与制作工艺控制为更复杂。因此如何在此一复杂而严苛的制作工艺环境中，在不再增加制作工艺复杂度与成本的前提下，成功地整合金属栅极与薄膜电阻的制作，实质上是一值得关注的问题。

发明内容

因此，本发明的目的在于提供一种成功整合薄膜电阻以及具有金属栅极的晶体管的制作方法。

为达上述目的，根据本发明的一较佳实施例，提供一种薄膜电阻结构，包含有一基底，一覆盖于该基底之上的平坦的底层间介电层，多个位于该底层间介电层之中的第一接触，且各该第一接触的一顶面切齐该底层间介电层的一顶面；一位于该底层间介电层之上的平坦的顶层间介电层；多个位于该顶层间介电层之中的第二接触，且各该第二接触的一顶面切齐该顶层间介电层的一顶面；以及一薄膜电阻，位于该底层间介电层与该顶层间介电层之间。

根据本发明的另一较佳实施例，提供一种薄膜电阻结构，包含有一基底，一覆盖于该基底之上的平坦的底层间介电层；多个位于该底层间介电层之中的第一接触，且各该第一接触的一顶面切齐该底层间介电层的一顶面；一位于于该底层间介电层之上的平坦的顶层间介电层；多个位于该顶层间介电层之中的第二接触，且各该第二接触的一顶面切齐该顶层间介电层的一顶面；一薄膜电阻，位于该底层间介电层与该顶层间介电层之间；以及至少一支撑结构，位于该薄膜电阻下方的该底层间介电层中。

综上所述，本发明提供一种薄膜电阻结构，比起传统使用多晶硅作为电阻的结构，制作工艺更为简单快速。且本发明薄膜电阻结构位于两层平坦的层间介电层之间，此结构可广泛的与现行的金属栅极(metal gate)制作工艺、高介电常数优先栅极后制制作工艺(high-k first gate last process)或高介电常数后制栅极后制制作工艺(high-k last gate last process)整合，而不需额外繁复步骤。

附图说明

图1至图5为本发明第一较佳实施例的流程步骤示意图；

图6至图7为本发明第二较佳实施例的流程步骤示意图；

图8为本发明第二较佳实施例的三种实施态样示意图；

图9为本发明第二较佳实施例的另三种实施态样示意图；

图10为本发明第二较佳实施例的上视示意图。

主要元件符号说明

100：基底

102：半导体元件区

104：电阻区

106：浅沟隔离

110：底层间介电层

112：金属栅极结构

113：金属栅极结构

114：掺杂区

116：高介电常数介电层

118：金属材料层

120：间隙壁

122：接触蚀刻停止层

130：第一接触

131：第一接触

132：第二停止层

134：薄膜电阻层