[发明专利]半导体检测电路及检测方法

说明书

技术领域

本发明涉及半导体领域，特别涉及一种半导体检测电路及检测方法。

背景技术

目前，随着半导体集成电路的集成度越来越高，对半导体器件的性能的要求也日益增高。为了能提高半导体器件的性能，应变硅技术已广泛的应用在半导体制作工艺中。专利号为US6730576B1的美国专利文献公开了一种含有应变硅层的半导体结构的形成方法，所述形成方法具体包括：步骤S01，提供表面具有第一锗硅层的基底；步骤S02，在所述基底表面形成应变硅层；步骤S03，在所述应变硅层表面利用连续的原位沉积工艺形成第二锗硅层，所述第一锗硅层和第二锗硅层使得所述应变硅层产生拉伸应变。在后续工艺中，除去所述第二锗硅层，在所述应变硅层表面形成MOS晶体管，所述MOS晶体管的沟道区位于所述应变硅层内，使得所述MOS晶体管的沟道区内存在拉伸应变，可以提高沟道区的载流子的迁移率，降低了源/漏区的导通电阻(Ron)，有利于提高半导体器件的电学性能。

利用应变硅技术可以提高沟道区的迁移率，降低了源/漏区的导通电阻。为了能表征利用应变硅技术提高的半导体器件的电学性能，通常需要对MOS晶体管的导通电阻进行检测，并根据所述导通电阻的变化来判断对应的应变硅技术对沟道区施加了多大的应力，以判断所述应变硅技术是否达到设计要求。现有的应变硅检测方法通常为在源/漏区之间施加检测电压检测源/漏区之间的导通电阻(Ron)和最大漏极电流(Idsat)，并将测得的导通电阻和最大漏极电流与参考导通电阻和参考最大漏极电流进行比较，以表征对应的应变硅技术提高MOS晶体管电学性能的能力。所述参考导通电阻和参考最大漏极电流为未利用应变硅技术的MOS晶体管的导通电阻和最大漏极电流。

但是由于测试的MOS晶体管往往与参考导通电阻、参考最大漏极电流对应的MOS晶体管不是在同一块晶圆上形成、或不是利用同一批次的形成工艺形成，虽然两者之间的差别理论上仅在于是否具有应变硅层，但由于不同晶圆、不同批次工艺的MOS晶体管的电学参数会有较小的差别，使得MOS晶体管的电学参数会发生漂移，最终测得的导通电阻、最大漏极电流与参考导通电阻、参考最大漏极电流之间的差值一部分可能是由应变硅层引起的，还有一部分可能是由不同晶圆、不同批次工艺的差别引起的。且在测试单个的MOS晶体管时，在利用测试探针对半导体器件接触测试的过程中因为接触错误也容易使得测得的导通电阻和最大漏极电流发生漂移，当测试多个的MOS晶体管时，因为接触错误使得测得的导通电阻和最大漏极电流发生漂移的概率更大。因此，利用现有技术的测试方法不能准确地表征对应的应变硅技术对沟道区施加了多大的应力，不能准确地表征对应的应变硅技术提高MOS晶体管电学性能的能力。

发明内容

本发明解决的问题是提供一种半导体检测电路及检测方法，能准确测得半导体器件电阻变化值。

为解决上述问题，本发明技术方案提供了一种半导体检测电路，包括：

两个待检测MOS晶体管，两个参考MOS晶体管，电流输入端和电流输出端；

位于所述电流输入端和电流输出端之间的两条串联电路，所述两条串联电路之间并联连接；

每一个串联电路包括一个待检测MOS晶体管和一个参考MOS晶体管，所述待检测MOS晶体管和参考MOS晶体管通过源/漏区相连接；

其中一条串联电路通过待检测MOS晶体管的源区或漏区与电流输入端相连接，另一条串联电路通过参考MOS晶体管的源区或漏区与电流输入端相连接；

所述待检测MOS晶体管的沟道区具有应力作用，所述参考MOS晶体管的沟道区不具有应力作用。

可选的，所述待检测MOS晶体管和参考MOS晶体管为PMOS晶体管。

可选的，所述待检测MOS晶体管和参考MOS晶体管为NMOS晶体管。

可选的，所述待检测MOS晶体管和参考MOS晶体管在同一晶圆上形成。

可选的，所述待检测MOS晶体管的源/漏区的材料的与半导体衬底的材料具有不同的晶格常数，所述参考MOS晶体管的源/漏区的材料与半导体衬底的材料具有相同的晶格常数。

可选的，所述待检测MOS晶体管的栅极结构和/或源漏区的部分或全部表面形成有应力层，所述参考MOS晶体管的表面未形成有应力层。

可选的，位于不同串联电路上的待检测MOS晶体管的形成工艺相同，位于不同串联电路上的参考MOS晶体管的形成工艺相同。

本发明技术方案还提供了一种利用所述半导体检测电路的检测方法，包括：

在所述电流输入端和电流输出端之间施加测试电流；