[发明专利]半导体器件及其制造方法

说明书

相关申请的交叉引用

本申请基于并主张2011年9月21日提交的日本专利申请No.2011-206392的优先权，这里引入参考其全部内容。

技术领域

实施方式总的涉及一种半导体器件及其制造方法。

背景技术

上下电极构造的功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)例如是家庭用电气设备、汽车马达的功率变换等中使用的半导体器件。这种半导体器件由于用于功率，所以需要高耐压。另外，这种元件为了低功耗，需要降低导通动作时的阻抗(下面称为导通阻抗)。

作为降低导通阻抗的手段，有场板(field plate)构造。在场板构造中，隔着栅极绝缘膜在沟槽内设置栅极电极，同时，隔着场板氧化膜，在栅极电极之下设置场板电极。通过设置场板电极，能使MOSFET的漂移层的电阻率降低，所以具有MOSFET的导通阻抗变小的优点。另外，在这种MOSFET中，漂移层的耗尽因场板电极而变容易，维持高耐压。

但是，随着功率MOSFET的细微化，沟槽的间距倾向于越来越窄。若沟槽的间距变小，则夹持在沟槽间的基底(base)区域的宽度会越来越窄。相应地，在基底区域的表面形成的源极区域、在基底区域内形成的载流子去除(日本語：抜き)区域变得细微，源极区域和载流子去除区域各自的对准、细微加工变困难。

发明内容

本发明的实施方式提供一种促进细微化的半导体器件及其制造方法。

实施方式的半导体器件具备第1导电型的半导体层；设置在所述半导体层上的第2导电型的基底区域；设置在所述基底区域上的第2导电型的第1接触区域；栅极电极，隔着栅极绝缘膜，设置在贯通所述第1接触区域和所述基底区域并到达所述半导体层的沟槽内；层间绝缘膜，设置在所述沟槽内、所述栅极电极之上，包含第1导电型的杂质元素；第1导电型的源极区域，设置在所述层间绝缘膜与所述第1接触区域之间，与所述层间绝缘膜的侧面相接，延伸到所述基底区域的内部；与所述半导体层电连接的第1主电极；和第2主电极，设置在所述层间绝缘膜上，连接于所述源极区域和所述第1接触区域。

根据本发明的实施方式，可提供一种促进细微化的半导体器件及其制造方法。

附图说明

图1是涉及第1实施方式的半导体器件的示意图，图1(a)是截面示意图，图1(b)是平面示意图。图1(a)表示图1(b)的X-Y截面。

图2是用于说明涉及第1实施方式的半导体器件的制造过程的截面示意图。

图3是用于说明涉及第1实施方式的半导体器件的制造过程的截面示意图。

图4是用于说明涉及第1实施方式的半导体器件的制造过程的截面示意图。

图5是用于说明涉及第1实施方式的半导体器件的制造过程的截面示意图。

图6是用于说明涉及第1实施方式的半导体器件的制造过程的截面示意图。

图7是用于说明涉及第1实施方式的半导体器件的制造过程的截面示意图。

图8是用于说明涉及第1实施方式的半导体器件的制造过程的截面示意图。

图9是涉及第1实施方式的变形例的半导体器件的截面示意图，图9(a)是第1变形例的截面示意图，图9(b)是第2变形例的截面示意图。

图10是用于说明涉及第1实施方式的半导体器件的制造过程的变形例的截面示意图。

图11是涉及第2实施方式的半导体器件的截面示意图。

图12是用于说明涉及第3实施方式的半导体器件的制造过程的截面示意图。

图13是用于说明涉及第3实施方式的半导体器件的制造过程的截面示意图。

图14是用于说明涉及第3实施方式的半导体器件的制造过程的截面示意图。

图15是用于说明涉及第3实施方式的半导体器件的制造过程的截面示意图。

图16是用于说明涉及第3实施方式的半导体器件的制造过程的截面示意图。

图17是用于说明涉及第3实施方式的另一半导体器件的制造过程的截面示意图。

图18是用于说明涉及第3实施方式的再一半导体器件的制造过程的截面示意图。

图19是用于说明涉及第4实施方式的半导体器件的制造过程的截面示意图。

图20是用于说明涉及第5实施方式的半导体器件的制造过程的截面示意图。

图21是用于说明涉及第6实施方式的半导体器件的制造过程的截面示意图。