[发明专利]在MOSFET器件中集成肖特基的方法和结构

说明书

技术领域

本发明涉及MOSFET器件，尤其是涉及一种将肖特基二极管集成于MOSFET器件中的新方法和集成结构。

背景技术

肖特基二极管在很多应用领域已经取代了PN结二极管。尤其是肖特基二极管已经用于取代功率MOSFET器件中的PN结(也就是，MOSFET中的体二极管同源极(source)和漏极(drain)并联)。功率MOSFET中配置PN结二极管会表现出几个不可取的特性，其中包括：过大的正向传导损耗，在正向偏压下工作时，体区-外延结之间的电荷存储，过量的储存少子电荷会导致当功率MOSFET从正向偏压切换到反向偏压时，造成过大的恢复电流和尖峰电压，在快速切换时产生射频干扰。所有这些特性，造成对器件不必要的压力，导致器件的性能欠佳。

肖特基二极管具有许多优于PN结二极管的特点，特别是配置在功率MOSFET中时。肖特基二极管在正向导通时的正向电压降很低，降低了器件的功耗，从而减少了传导损耗。肖特基的传导是通过多数载流子进行的，在器件正反向切换时，少数载流子的电荷存储效应不会发生。因此，肖特基二极管是功率MOSFET的首选组态。

由于功率MOSFET采用肖特基二极管越来越广泛，所以改进器件组态以降低生产成本变得越来越重要。特别重要是，考虑如何减小集成了肖特基二极管在半导体衬底上所占的表面积。减少肖特基二极管所占的表面积，是降低制造成本和进一步使电子设备的尺寸和形状小型化的关键，从而实现便携性和其他功能。

将肖特基二极管集成于MOSFET，制造功率MOSFET器件，现有多种供选组态。然而，所有这些组态，都有一些不良特性，使它们性能比最佳功率MOSFET器件差。图1-3示出了三种这样的原有技术组态。

图1标出了原有技术集成的多层MOSFET器件，以及与这些MOSFET器件并联的结势垒控制肖特基(JBS)的集成结构。集成结构100包括了一个n+型衬底101和一个n型外延层103，若干个MOSFET内建于集成结构100中。沟槽105加工成外延层103并填充导电材料107，由绝缘层108环绕，形成集成结构100中每个MOSFET的各个栅级区107。用p-型材料掺杂外延层103环绕着每个沟槽的区域，以形成每个MOSFET的本体区109。每个MOSFET体区109在邻近沟槽105侧壁的那部分，掺杂n+型导电掺杂剂，以形成每个MOSFET器件的源极区111。n+型衬底101提供了每个MOSFET的漏极区。

结势垒控制肖特基(JBS)119也内建于集成结构100。肖特基二极管119包括肖特基势垒金属115直接形成于n-掺杂区113顶部。n掺杂区113是在外延层103中两个MOSFET体区109之间形成的，肖特基结是在肖特基势垒金属115和n掺杂区113之间的界面处形成的。因此，势垒金属115形成了肖特基二极管的阳极，衬底101形成了肖特基二极管的阴极。此外，在n-型掺杂区113中可能形成一个或多个p+掺杂屏蔽区117，构成P-N结，这些P-N结夹断了肖特基接头下面的沟道区，以抑制从正向偏压切换到反向偏压时，造成过大的反向漏电电流。

虽然这个特定的组态确实制成了带肖特基二极管的功率MOSFET器件，但它的缺点在于p+屏蔽减少了肖特基的表面面积。为了使肖特基二极管具有更高的击穿电压，通常需要更深的p+结。因此，具有高击穿电压JBS的肖特基表面利用率可能相当低。在MOSFET中需要一个专用的区域，制备肖特基二极管，因此制得的芯片较大。

图2标出了一个供选用的原有技术的集成结构，包括一个单片集成肖特基二极管和一个高性能的沟槽栅极MOSFET。集成结构201包括多个沟槽200-1、200-2、200-3、200-4，布图蚀刻成一个n型衬底202。然后，沿着沟槽200壁形成一薄层介质层204，之后，沉积导电材料206直到基本填满每个沟槽200，形成集成结构201中的每一个MOSFET栅极区，在除了要形成肖特基二极管的沟槽(如200-3和200-4)之外的沟槽200间形成p-型阱208。p-型阱208构成了集成结构201中每个MOSFET的本体区。然后，在p-型阱区208里形成n+型源极区212。衬底202形成了集成结构201中每个MOSFET的漏极区。

通过在衬底202顶部没有p-型阱的区域沉积肖特基势垒金属218，肖特基二极管210也可以内建于集成结构201之内。肖特基势垒金属218形成肖特基二极管的阳极210，衬底形成肖特基二极管210的阴极引出线，肖特基二极管210的周围环绕着MOSFET沟槽200。