[发明专利]测试技术和电路的设计

说明书

技术领域

背景技术

集成电路(IC)器件在生产前后要经历一系列严格测试。每个器件可以也必须通过严格工业标准测试方法，从而验证器件质量。简单测试电路也可嵌入IC器件从而测试器件不同部件的功能。这些测试电路通常用于执行生产后测试以保IC器件无错误且如预期一样运行。

一般来说，可测试性设计(DFT)是用于检测制造的IC器件上不同种类故障的设计技术或嵌入式电路的名称。例如，DFT电路可用于检测IC器件上逻辑块中存在的故障。

扫描链，通常是通过连接逻辑元件，如串联的触发器和其他存储元件形成的，其集成到器件中从而为不同逻辑缺陷测试器件。扫描链可以经配置接收可用来测试特殊器件功能的测试矢量集合。通常，在数据从扫描链被读取从而确定器件功能之前，允许器件用测试矢量集合操作至少几个时钟周期。

在典型扫描测试中，要求两个快时钟过渡。第一过渡加载测试值，而第二过渡捕获基于该测试值的结果。更多扫描测试方法中的两个是捕获加载(LOC)和移位加载(LOS)。即使LOC扫描测试是常用的，LOC扫描测试也可能不能快速地捕获扫描链中寄存器的每个状态。在方面，LOS扫描测试是更好的选择，因为寄存器的所有阶段可以LOS扫描测试快速测试。即使LOS扫描测试相比LOC扫描测试是更好的扫描技术，在LOS扫描测试中，将扫描链置入“扫描模式”的扫描使能信号需要作为时钟路由，这通常要求IC器件有更大面积。

发明内容

因此，需要可配置按需要执行LOC或LOS测试的扫描链。需要有简单本地化的扫描链电路，其提供成本有效的测试技术。本发明实施例包括在集成电路(IC)中实现快速测试的电路和技术。

应该理解本发明示例性实施例可以大量方式实施，如工艺、设备、系统、器件、或计算机可读介质上方法。下面说明本发明几个创造性实施例。

在一个实施例中，公开了电路块。该电路块包括被联接以接收两个时钟信号和使能信号的第一选择器电路。第一选择器电路基于使能信号输出两个时钟信号中的一个。存储元件被联接以接收使能信号并输出第一选择器电路作为时钟输入信号。逻辑门被联接以接收来自存储元件的输出和使能信号。第二选择器电路然后被联接以接收来自逻辑门的输出和使能信号。第二选择器电路输出来自逻辑门的输出或使能信号作为扫描使能信号。在一个实施例中，扫描使能信号联接到扫描链。

在另一个实施例中，提供了IC。该IC包括被联接以接收扫描使能信号的扫描链和基于使能信号以及时钟信号产生时钟输出的存储元件。逻辑电路被联接以接收使能信号和来自储元件的时钟输出。选择器电路然后输出使能信号和来自逻辑电路的输出之一作为扫描链的扫描使能信号。

在根据本发明的替换实施例中，提供了测试电路的方法。该方法包括接收两个时钟信号。两个时钟信号之一然后基于第一使能信号被选择为时钟输入信号。第一使能信号是以一个时钟信号设定时钟的从而生成第二使能信号。当原始使能信号处于第二逻辑电平时，且在时钟信号从第二逻辑电平过渡到第一逻辑电平后，第二使能信号从第一逻辑电平过渡到第二逻辑电平。第二使能信号或第一使能信号被选择为电路中扫描链的扫描使能信号。

结合附图，其他方面可从下面的详细说明中显然看出，附图以例子的方式示出示例性实施例的原理。

附图说明

本发明可通过结合附图参考下面的说明得到最佳理解。

图1A示出根据本发明一个实施例的示例性扫描链。

图1B示出根据本发明一个实施例的LOC扫描运行的示例性时序图。

图1C示出根据本发明一个实施例的LOS扫描运行的示例性时序图。

图2示出根据本发明一个实施例测试IC的示例性方法。

图3示出根据本发明一个实施例联接到扫描链的示例性可测试性设计(DFT)块。

图4示出根据本发明，可执行不同实施例的可编程逻辑器件(PLD)的示例性方框图。

图5示出根据本发明一个实施例，具有互连线和DFT块的图4中PLD上逻辑区的更详细图示。

具体实施方式

示例性实施例包括在集成电路(IC)中实现高速测试的电路和技术。应该理解，高速测试是指通常要求测试时钟信号以系统速度或器件操作速度生成的测试技术。应该理解，这里所述的图仅是示例性的且不是为了限制本发明的保护范围。

然而，对本领域技术人员来说，显然本发明实施例可无需部分或全部这些特定细节实施。在其他情形中，没有详细说明已知操作，这是为了避免不必要地模糊示例性实施例。