[发明专利]优化版图栅长的方法及其装置

说明书

技术领域

本发明涉及集成电路设计自动化领域，更具体地说，涉及一种优化版图栅长的方法及其装置。

背景技术

在集成电路设计中，高性能、低功耗也已成为集成电路芯片设计追求的目标。对于CMOS集成电路，影响功耗的因素主要包括动态功耗和静态功耗，动态功耗来自于器件逻辑电平变化的动态电流引起的功耗，静态功耗来自于器件不工作时的静态泄漏电流，目前，随着器件的集成度不断提高，工艺节点的进入纳米时代，器件尺寸不断减小，引起器件泄漏电流的不断增加，集成电路芯片的静态功耗在总体功耗中占据了主要的地位。

而且，集成电路芯片功耗的上升会引起芯片温度的上升，而芯片温度的上升引起器件泄漏电流的指数式上升，进一步导致芯片功耗的上升，如此的循环作用给低功耗的集成电路设计提出了挑战。

目前，现有的低功耗设计技术主要是基于器件级别的电路设计或功能电路的设计，例如多阈值逻辑门和功率控制电路设计等，多阈值逻辑门的设计主要是在不同的应用上采用不同阈值的逻辑门器件，在确保电路性能得到满足的情况下，使器件的泄漏电流最小；对于功率控制电路的设计是通过功率控制电路将功能电路的电源受控，在电路不需要工作时，功率控制电路截断对应功能电路的电源，使其泄漏电流基本为零，从而实现低功耗。

然而，上述设计都是基于器件的电路设计来减小功耗，随着对功耗要求的进一步提高，需要更系统的方法进一步减小整体电路的功耗。

发明内容

本发明实施例提供一种优化版图栅长的方法及装置，通过微调设计版图栅长，减小器件的泄漏电流，降低整个电路的静态功耗。

为实现上述目的，本发明实施例提供了如下技术方案：

一种优化版图栅长的方法，集成电路设计版图内的栅沿同一方向设置，包括：

S1，根据集成电路设计版图的具有寄生参数的电路网表的仿真结果，获得集成电路设计版图中每个标准单元的各个节点的当前延时时间和极限延时时间；

S2，根据标准单元中每个节点的当前延时时间和极限延时时间，获得每个标准单元中各个节点对应的栅长的调整长度；

S3，按照每个标准单元中各个节点对应的栅长的调整长度，将集成电路设计版图中的栅沿栅长方向增加相应的调整长度，并对集成电路版图中的图形进行相应调整，以保持集成电路版图中的图形之间的相对位置关系不变。

可选地，获得集成电路设计版图中每个标准单元的各个节点的当前延时时间和极限延时时间的步骤，包括：

通过对电路网表的瞬态仿真分析的结果进行计算，得到每个标准单元的各个节点的当前延时时间；

对电路网表进行仿真，依照各标准单元及标准单元的各个节点在信号流路径上的顺序，依次确定每个标准单元的各个节点的极限延时时间。

可选地，确定极限延时时间的方法为：采用固定步长、变步长或固定步长与变步长混合的方法调整延时时间，确定能确保集成电路设计能正常工作的最大延时时间为极限延时时间。

可选地，每个标准单元中各个节点对应的栅长的调整长度ΔL＝L×{SQRT[k×(t_{delay_limit}/t_{delay_now}-1)+1]-1}，其中，L为集成电路设计版图中的栅长，t_{delay_now}为每个标准单元中各个节点的当前延时时间，t_{delay_limit}为每个标准单元的极限延时时间，k为设计裕量，k不大于1。

可选地，每个标准单元中各个节点对应的栅长的调整长度为ΔL＝k×(t_{delay_limit}/t_{delay_now}-1)×L/2，其中，L为集成电路设计版图中的栅长，t_{delay_now}为每个标准单元中各个节点的当前延时时间，t_{delay_limit}为每个标准单元的极限延时时间，k为设计裕量，k不大于1。

可选地，所述步骤S3，包括：

S301，对每个标准单元内的图形进行调整，包括：按照标准单元中的各个节点对应的栅长的调整长度，将标准单元内的栅沿栅长方向增加相应的调整长度，并对该标准单元中的图形进行调整，保持标准单元中的图形之间的相对位置关系不变；

S302，对标准单元之间的布局进行调整；S303，对标准单元之间的互连线图形进行调整。

可选地，所述步骤S301具体包括：