[发明专利]半导体元件

说明书

关联申请

本申请基于并享受于2011年3月23日提交的申请号为No.2011-064668的日本专利申请的优先权，通过引用的方式包含其全部内容。

技术领域

本发明涉及半导体元件。

背景技术

作为上下电极构造的半导体元件的例子，有上下电极构造的功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor)。该种功率MOSFET的导通电阻较大地依存于作为传导层的漂移层的电阻。决定漂移层电阻的杂质的掺杂浓度，对应于基区和漂移层所形成的pn结的耐压而不能增加到界限以上。因此，元件耐压和导通电阻存在权衡(trade-off)的关系。改善该权衡对于低消耗电力元件变得重要。该权衡存在由元件材料所决定的界限，超越该界限是通向实现超越已有功率MOSFET的低导通电阻元件的道路。

作为解决该问题的MOSFET的一个例子，在漂移层埋入被称作超级结构造(以下记作SJ构造)的p型柱体层和n型柱体层的构造，近年备受瞩目。SJ构造通过使包含在p型柱体层和n型柱体层中的充入量(杂质量)大致相同，而虚拟地做成未掺杂层，维持高耐压，通过高掺杂的n型柱体层而使电流流过，从而实现超越了材料界限的低导通电阻。

但是，在上下电极构造的功率MOSFET中，即使对于设置在元件区域外周的终端区域，也需要保持高耐压。为了保持高耐压，而存在如此结构：通过在终端区域不形成SJ构造，来抑制因杂质量的偏差而引起的耐压低下。

在该构造中，使SJ构造的最外周的柱体层的杂质浓度，为最外周以外的SJ构造的柱体层的杂质浓度的大概一半。再者，在SJ构造外的终端区域，不形成SJ构造，设置低浓度的漂移层。然后，在此种元件中，由于是功率MOSFET，所以期待耐压变得更高。

发明内容

本发明的实施方式提供高耐压的半导体元件。

本发明的实施方式的半导体元件，具备：

第1导电型的第1半导体层，

周期的排列构造，在上述第1半导体层之上，沿着与上述第1半导体层的主面平行的方向，分别周期性地排列了第1导电型的第2半导体层和第2导电型的第3半导体层，

第2导电型的第4半导体层，设置在上述第3半导体层之上，

第1导电型的第5半导体层，选择性地设置在上述第4半导体层的表面，

控制电极，隔着绝缘膜与上述第2半导体层的一部分、上述第4半导体层、及上述第5半导体层的一部分连接，

第1导电型的第6半导体层，设置在上述周期的排列构造的外侧的上述第1半导体层之上、且杂质浓度低于上述周期的排列构造中所含的杂质浓度，

第1主电极，与上述第1半导体层电连接，及

第2主电极，与上述第4半导体层和上述第5半导体层连接，

从与上述第1半导体层的主面垂直的方向看，上述第2半导体层和上述第3半导体层分别呈点状地配置，

上述周期的排列构造的最外周的周期构造不同于上述最外周以外的上述周期的排列构造的周期构造。

根据本发明的实施方式，可以提供高耐压的半导体元件。

附图说明

图1是第1实施方式涉及的半导体元件的示意图，(a)是示出半导体元件的全体的概要的平面示意图，(b)是沿着(a)的α-β线的位置的剖面示意图。

图2是参考例涉及的用于形成超级结构造的掩模图形的平面示意图。

图3是参考例涉及的超级结构造的平面示意图。

图4是第1实施方式涉及的用于形成超级结构造的掩模图形的平面示意图。

图5是第1实施方式涉及的超级结构造的平面示意图。

图6是第2实施方式涉及的用于形成超级结构造的掩模图形的平面示意图。

图7是第2实施方式涉及的超级结构造的平面示意图。

图8是第3实施方式涉及的用于形成超级结构造的掩模图形的平面示意图。

图9是第3实施方式涉及的超级结构造的平面示意图。

具体实施方式

以下，参照附图来说明实施方式。

(第1实施方式)

图1是第1实施方式涉及的半导体元件的示意图，(a)是示出半导体元件的全体的概要的平面示意图，(b)是沿着(a)的α-β线的位置的剖面示意图。