[发明专利]半导体承载件暨封装件及其制法

说明书

技术领域

本发明涉及一种承载件暨封装件及其制法，尤其指一种半导体承载件暨封装件及其制法。

背景技术

四方平面无导脚(Quad Flat Non-Leaded，简称QFN)半导体封装件为一种使芯片座和接脚底面外露于封装层底部表面的封装单元，一般是采用表面粘着技术(surface mount technology，简称SMT)将四方平面无导脚半导体封装件接置于印刷电路板上，借此以形成一具有特定功能的电路模块。

请参阅图1A至图1H，其为现有的四方平面无导脚半导体封装件及其制法的剖视图。

如图1A所示，提供一具有相对的第一表面10a与第二表面10b的铜基材10。

如图1B所示，于该铜基材10的第二表面10b上形成多个第一凹部101。

如图1C所示，于各该第一凹部101中填充树脂材料11。

如图1D所示，于该铜基材10的第一表面10a上形成阻层12，且该阻层12具有多个外露部分该第一表面10a的阻层开孔120。

如图1E所示，于该铜基材10的外露的第一表面10a与第二表面10b上分别电镀形成第一线路层13与第二线路层14，该第一线路层13具有一置晶垫131与多个电性连接垫132。

如图1F所示，移除该阻层12，以外露部分该第一表面10a。

如图1G所示，对外露的该铜基材10进行蚀刻，以形成连接该树脂材料11且顶宽底窄的第二凹部102，使得剩余的该铜基材10被定义为分别对应该置晶垫131与该等电性连接垫132的一置晶柱151与多个导电柱152。

如图1H所示，于该置晶垫131上设置半导体芯片16，并以多个焊线17电性连接该半导体芯片16与电性连接垫132，且于该第一表面10a侧形成包覆该半导体芯片16、焊线17与第一线路层13的封装胶体18。

然而，现有工艺是于电镀形成第一线路层13之后，再对未被第一线路层13所覆盖的铜基材10进行蚀刻，但若蚀刻时间过长，第一线路层13下方的铜基材10会过度蚀刻(over etching)与底切(undercut)，使得第一线路层13突出于铜基材10，进而容易导致第一线路层13剥离(peeling)或断裂；此外，为了避免电性干扰，相邻两条线路的间必须有足够的间距，例如40微米(μm)，因此现有顶宽底窄的第二凹部102的底部宽度至少必须40微米，这使得顶部宽度会大于40微米，例如80微米，所以导致第一线路层13的间距大于40μm，而无法达到细间距(fine pitch)的要求。

因此，如何避免上述现有技术中的种种问题，以解决四方平面无导脚半导体封装件的线路层容易剥离、及线路间距过大的问题，实已成为目前亟欲解决的课题。

发明内容

有鉴于上述现有技术的缺失，本发明的主要目的在于提供一种半导体承载件暨封装件及其制法，能有效防止线路层剥离，并可达到线路细间距的效果。

本发明的半导体承载件包括：介电层，其形成有贯穿该介电层的至少一置晶柱与多个导电柱，且该至少一置晶柱与多个导电柱具有相对的第一表面与第二表面；第一线路层，其形成于该第一表面侧的介电层、置晶柱与导电柱的端部上，且具有分别电性连接该置晶柱与导电柱的置晶垫与第一电性连接垫；以及第二线路层，其形成于该第二表面侧的介电层、置晶柱与导电柱的端部上，并具有分别对应该置晶柱与导电柱的导热垫与第二电性连接垫。

本发明还提供一种半导体封装件，其包括：介电层，其形成有贯穿该介电层的至少一置晶柱与多个导电柱，且该至少一置晶柱与多个导电柱具有相对的第一表面与第二表面；第一线路层，其形成于该第一表面侧的介电层、置晶柱与导电柱的端部上，并具有分别电性连接该置晶柱与导电柱的置晶垫与第一电性连接垫；第二线路层，其形成于该第二表面侧的介电层、置晶柱与导电柱的端部上，并具有分别对应该置晶柱与导电柱的导热垫与第二电性连接垫；半导体芯片，其设置于该置晶垫上；多个焊线，其电性连接该半导体芯片与第一电性连接垫；以及封装胶体，其形成于该第一表面侧，以包覆该半导体芯片、焊线与第一线路层。