[发明专利]半导体器件

说明书

相关申请的交叉参考 

本申请涉及于2004年7月27日授权的美国专利第6,767,783B2号，在此引用其全部内容作为参考。 

关于联邦政府资助研究的陈述 

按照由美国空军授予的美国政府资助的合同第FA8650-04-C-5437号而进行本发明。美国政府享有本发明的某些权益。 

技术领域

本发明一般涉及一种设计用于高速、大功率应用的半导体功率器件领域，具体地，涉及具有垂直沟道和再生长p-n结栅极的场效应晶体管(FET)以及具有再生长基极接触区的双极结型晶体管(BJT)的制造。 

背景技术

场效应晶体管(FET)是一种通常用于弱信号放大(例如，用于放大无线信号)的晶体管。这种器件能够放大模拟或数字信号。这种器件还能够切换DC或起到振荡器的作用。在这种FET中，电流沿着称为沟道的半导体路径流动。在沟道的一端，存在称为源极的电极。在沟道的另一端，存在称为漏极的电极。沟道的物理直径是固定的，但是，它的有效电学直径可通过向称为栅极的控制电极施加电压而改变。FET的导电率依赖于在任何给定的时间常数下的沟道的电学直径：栅极电压的小变化就会导致从源极到漏极的电流的较大波动。FET就是这样放大信号的。 

FET的栅极可以是金属-半导体肖特基势垒(MESFET)、p-n结 (JFET)、或金属-氧化物-半导体栅极(MOSFET)。p-n结FET(JFET)具有N型半导体(N沟道)或P型半导体(P沟道)材料的沟道和在该沟道上的相反半导体类型的半导体材料的栅极。金属-半导体-场效应晶体管(MESFET)具有N型或P型半导体材料的沟道和在该沟道上的肖特基金属栅极。 

双极结型晶体管(BJT)是具有两个紧接的PN结的半导体器件。BJT具有典型为轻掺杂的薄中央区，该中央区公知为具有与周围材料极性相反的主电荷载流子的基极(B)。器件的两个外侧区域公知为发射极(E)和集电极(C)。在适当的操作条件之下，发射极将主电荷载流子注入到基极区中。因为基极较薄，所以这些电荷载流子的绝大多数将最终到达集电极。发射极典型为重掺杂，以降低电阻，并且集电极典型为轻掺杂，以减小集电极-基极结的结电容。 

典型地采用离子注入技术来制造诸如FET和BJT的半导体器件。然而，离子注入需要高温后注入退火，高温后注入退火增加了制造器件所需的时间并且会对器件产生损伤。 

因此，仍然需要用于制造诸如FET和BJT的半导体器件的改进方法。 

发明内容

根据第一实施方案，提供一种半导体器件的制造方法，该制造方法包括： 

在第一导电类型的半导体材料的源极/发射极层的上表面上设置掩模，其中所述源极/发射极层位于所述第一导电类型的半导体材料的沟道层上或者与所述第一导电类型不同的第二导电类型的半导体材料的基极层上，其中所述沟道层或基极层位于所述第一导电类型的半导体材料的漂移层上，并且其中所述漂移层位于半导体衬底层上； 

通过所述掩模中的开口，选择性地蚀刻穿过所述源极/发射极层并选择性地蚀刻到下层的所述沟道层或基极层中，从而形成具有底面和侧壁的一个或多个蚀刻出的部位； 

通过所述掩模中的开口，在所述蚀刻出的部位的所述底面和侧壁 上外延生长所述第二导电类型的半导体材料，从而形成栅极区/基极接触区，其中所述掩模阻止了在所述源极/发射极层的掩蔽的上表面上的生长； 

随后用平坦化材料填充所述蚀刻出的部位； 

蚀刻所述栅极区/基极接触区，直至所述栅极区/基极接触区不再与所述源极/发射极层接触；以及 

去除在蚀刻所述栅极区/基极接触区之后残留的掩模和平坦化材料。 

根据第二实施方案，提供一种半导体器件的制造方法，该制造方法包括： 

在第一导电类型的半导体材料的源极/发射极层的上表面上设置蚀刻掩模，其中所述源极/发射极层位于所述第一导电类型的半导体材料的沟道层上或者与所述第一导电类型不同的第二导电类型的半导体材料的基极层上，其中所述沟道层或基极层位于所述第一导电类型的半导体材料的漂移层上，并且其中所述漂移层位于半导体衬底层上； 

通过所述蚀刻掩模中的开口，选择性地蚀刻穿过所述源极/发射极层并选择性地蚀刻到下层的所述沟道层或基极层中，从而形成具有底面和侧壁的一个或多个蚀刻出的部位； 

去除所述蚀刻掩模，从而暴露所述源极/发射极层的所述上表面；