[发明专利]非易失性半导体存储装置及其数据写入方法

说明书

技术领域

本实施方式涉及非易失性半导体存储装置及其数据写入方法。

背景技术

近年来，大量提出了为提高存储器单元的集成度而按三维配置有存储器单元的非易失性半导体存储装置(层叠型的非易失性半导体存储装置)。

发明内容

本发明的实施方式提供能够使存储器单元所保持的数据的可靠性提高的非易失性半导体存储装置。

一方式所涉及的非易失性半导体存储装置具有存储器单元阵列以及控制电路。存储器单元阵列包括：构成为能够保持多个阈值电压分布的多个存储器单元；以及共同连接于多个存储器单元的栅的多条字线。控制电路，在执行了对存储器单元施加至少一部分为负的阈值电压分布从而删除存储器单元的数据的删除工作后，执行对存储器单元施加正的多种阈值电压分布中的最低的阈值电压分布的多次的第一写入工作。存储器单元阵列具有半导体基板、半导体层、电荷蓄积层以及导电层。半导体层相对于半导体基板在垂直方向上延伸，作为存储器单元的主体发挥作用。电荷蓄积层设置于半导体层的侧面并蓄积电荷。导电层设置为与半导体层一并夹着电荷蓄积层，作为存储器单元的栅以及字线发挥作用。控制电路对共同连接于各条字线的多个存储器单元的每个执行第一写入工作。控制电路，在多次第一写入工作的执行时从控制器接收了执行除了删除工作以及第一写入工作外的其他的工作的第一执行命令的情况下，在多次的第一写入工作之间执行其他的工作。

根据上述构成，能够使存储器单元所保持的数据的可靠性提高。

附图说明

图1是第一实施方式所涉及的非易失性存储器系统100的框图。

图2是第一实施方式所涉及的存储器芯片200的框图。

图3是第一实施方式所涉及的存储器单元阵列201的电路图。

图4是第一实施方式所涉及的存储器单元阵列201的概略立体图。

图5是第一实施方式所涉及的存储器单元阵列201的剖视图。

图6是表示第一实施方式所涉及的存储器晶体管MTr的阈值电压分布和数据的关系的图。

图7是表示没有执行第一写入工作的情况下的问题的图。

图8是表示第一写入工作所产生的效果的图。

图9是第一实施方式的状态变化图。

图10是第一实施方式中的第一写入工作时的定时图。

图11是表示第一实施方式中的删除状态ST的图。

图12是第一实施方式中的第一写入工作时的定时图。

图13是第二实施方式中的第一写入工作时的定时图。

图14是表示第二实施方式中的删除状态ST(1)、ST(2)的图。

图15是第二实施方式中的第一写入工作时的定时图。

图16是表示在第三实施方式中、在对于连接于字线WL1～4的存储器晶体管MTr1～4的第一写入工作完成后、第一写入工作中断了的情况下的处理的图。

图17是第四实施方式中的第一写入工作时的定时图。

图18是第四实施方式中的第一写入工作时的定时图。

图19是第五实施方式中的第一写入工作时的定时图。

图20是表示其他实施方式中的存储器晶体管MTr的阈值电压分布和数据的关系的图。

具体实施方式

下面，参照附图关于实施方式所涉及的非易失性半导体存储装置进行说明。

(第一实施方式)

(构成)

首先，参照图1关于第一实施方式所涉及的非易失性存储器系统的整体构成进行说明。图1是本发明的第一实施方式所涉及的非易失性存储器系统100的框图。

非易失性存储器系统100，如图1所示具有多个NAND型存储器芯片200(非易失性半导体存储装置)以及控制这些存储器芯片200的控制器300。控制器300与来自于外部的主计算机400的控制信号相应地工作。控制器300对存储器芯片200进行存取以命令执行数据的读出、数据的写入或数据的删除等。

接着，参照图2关于存储器芯片200的具体构成进行说明。存储器芯片200如图2所示，具有非易失地存储数据的存储器单元阵列201以及控制存储器单元阵列201的各种电路202～215。

输入输出电路202经由输入输出数据I/O输入输出指令、地址以及数据。输入输出电路202连接于后述的指令寄存器204、状态寄存器207、地址寄存器208以及数据寄存器211。