[发明专利]半导体结构的制造方法

说明书

技术领域

本发明涉及半导体技术领域，更为具体的，本发明涉及一种半导体结构的制造方法。

背景技术

随着半导体制造工艺的发展，半导体芯片的面积越来越小，同时，在一个半导体芯片上的半导体器件的数量也越来越多。在半导体电路中，半导体器件之间的信号传输需要高密度的金属互连线，然而这些金属互连线带来的大电阻和寄生电容已经成为限制半导体电路速度的主要因素。

在传统的半导体工艺中，金属铝一般被用作半导体器件之间的金属互连线，随着半导体工艺的发展，金属铝互连线已经部分被金属铜互连线所替代。这是因为一方面金属铜与金属铝相比具有较小的电阻值，采用金属铜互连线可提高半导体器件之间信号的传输速度；另一方面，低介电常数(Low K)或超低介电常数(Ultra low k，ULK)绝缘材料被用作金属层间的介质层的主要成分，减小了金属层之间的寄生电容。

基于金属铜互连线和Low K或ULK的双大马士革(dual damascene)工艺得到广泛应用。双大马士革工艺的特点就是制造多层高密度的金属互连结构，在一定程度上克服了大电阻和寄生电容的问题，从而使半导体电路更高效。双大马士革结构包括通孔(via)和沟槽(trench)。

现有技术中形成双大马士革结构可以采用三种方法：先形成通孔再形成沟槽(即via-first工艺)、先形成沟槽再形成通孔(即trench-first工艺)、自对准工艺(即self-aligned工艺)。下面以自对准工艺(即self-aligned工艺)进行说明。

如图1所示，提供半导体衬底100，所述半导体衬底100中包括用于实现电连接的金属导线102；

如图2所示，在所述半导体衬底100上形成介质层104；

如图3所示，在所述介质层104上形成包含与沟槽相对应的硬掩模图案的硬掩模层106；

如图4所示，在所述硬掩模层106上依次沉积掩模层108和光刻胶层，所述光刻胶层上形成有与通孔相对应的光刻胶图案110；

如图5所示，以与通孔相对应的光刻胶图案110为掩模，刻蚀掩模层108，至露出介质层104，去除光刻胶图案110；

如图6所示，以刻蚀后的掩模层108为掩模，刻蚀介质层104至露出半导体衬底100中的金属导线102，形成通孔；

如图7所示，去除刻蚀后的掩模层108，以硬掩模层106为掩模，刻蚀所述介质层104，形成沟槽。

如图8所示，在沟槽和通孔中填充铜金属，且进行平坦化处理，去除硬掩模层106，金属层的上表面与介质层104的上表面齐平。沟槽中的铜金属形成金属线112，通孔中的铜金属形成插塞112b。

通过上述技术形成双大马士革结构时，在以掩模层108为掩模刻蚀介质层104至露出半导体衬底100中的金属导线102，以形成通孔的过程中，由于介质层104较厚，以及位于介质层104上的硬掩模层106较薄，导致刻蚀时间较长，位于硬掩模层106开口处掩模层材料易被刻蚀掉，导致通孔的位置发生偏移，进而导致介质层104中插塞112b间的距离d变小，使包含上述双大马士革结构的半导体器件的击穿电压变小，影响了所制造半导体器件的稳定能和可靠性。

在申请号为10183458的美国专利申请文件中可以发现更多关于双大马士革结构的技术。

发明内容

本发明解决的问题是提供一种半导体结构的制造方法，避免所形成通孔的位置发生偏移，提高所制造半导体器件的稳定性和可靠性。

为解决上述问题，本发明提供了一种半导体结构的制造方法，包括：

提供半导体衬底，在所述半导体衬底上形成介质层，所述介质层内形成有硬掩模层，所述硬掩模层包含通孔图案；

在所述介质层上形成包含沟槽图案的光刻胶层；

以所述包含沟槽图案的光刻胶层为掩模对所述介质层进行刻蚀，至暴露出硬掩模层，以形成沟槽；

以所述硬掩模层和包含沟槽图案的光刻胶层为掩模对形成有沟槽的介质层进行刻蚀，至暴露出半导体衬底，以形成通孔。

可选的，所述介质层包括第一介质层和第二介质层，在所述半导体衬底上形成介质层的步骤包括：

在所述半导体衬底上沉积第一介质层；

在所述第一介质层上涂覆光刻胶，图形化所述光刻胶，形成包含硬掩模图案的光刻胶层；

以所述包含硬掩模图案的光刻胶层为掩模，刻蚀所述第一介质层，形成硬掩模凹槽；

去除所述包含硬掩模图案的光刻胶层；