[发明专利]减小半导体器件栅诱导漏极泄漏的方法、MOS器件制造方法

说明书

技术领域

本发明涉及半导体制造领域，更具体地说，本发明涉及一种减小半导体器件栅诱导漏极泄漏的方法、采用了该减小半导体器件栅诱导漏极泄漏的方法的MOS器件制造方法、以及由该MOS器件制造方法制成的MOS器件。

背景技术

栅致漏极泄漏(GIDL，Gate-Induced Drain Leakage)是指，当器件在关断(off-state)的情况下，(即Vg＝0)，若漏极与Vdd相连，(即Vd＝Vdd)，由于栅极和漏极之间的交叠，在栅极和漏极之间的交叠区域会存在强电场，载流子会在强电场作用下发生带带隧穿效应(band to band tunneling)，从而引起漏极到栅极之间的漏电流。

栅致漏极泄漏电流已经成为影响小尺寸MOS器件可靠性、功耗等方面的主要原因之一，它同时也对EEPROM等存储器件的擦写操作有重要影响。当工艺进入超深亚微米时代后，由于器件尺寸日益缩小，GIDL电流引发的众多可靠性问题变得愈加严重。

为降低器件的栅致漏极泄漏电流，本发明在侧墙(Spacer)薄膜沉积过程中，斜角引入反应等离子体，使得沉积后的薄膜，在漏端侧壁上的侧墙薄膜较厚，在源端侧壁上的侧墙薄膜较薄，使得刻蚀后漏端的侧墙宽度增大，而源端的侧墙宽度减小，在接下来的源漏高掺杂注入和退火工艺后，漏端的掺杂离子离沟道距离被拉远，源端的掺杂离子与沟道的距离被拉近，在保持沟道有效长度(Effective Channel Length)不变的情况下，降低了漏端的纵向电场强度，从而减小了半导体器件栅致漏极泄漏电流。

发明内容

本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够有效地减小了半导体器件栅诱导漏极泄漏电流的减小半导体器件栅诱导漏极泄漏的方法、采用了该减小半导体器件栅诱导漏极泄漏的方法的MOS器件制造方法、以及由该MOS器件制造方法制成的MOS器件。

根据本发明的第一方面，提供了一种减小半导体器件栅诱导漏极泄漏的方法，其包括：栅极侧墙薄膜形成步骤，用于通过沉积在栅极侧壁上形成栅极侧墙薄膜，其中反应物等离子体的引入方向向栅极一侧倾斜，以使得所述栅极一侧的栅极侧壁上形成的栅极侧墙薄膜较厚，而栅极另一侧的侧壁上形成的栅极侧墙薄膜较薄；以及栅极侧墙薄膜刻蚀步骤，用于对所述栅极侧墙薄膜进行刻蚀，以形成源极侧侧墙宽度减小的栅极侧壁以及漏极侧侧墙宽度增大的栅极侧壁，由此使源极侧栅极侧壁小于漏极侧栅极侧壁。

优选地，在所述栅极侧墙薄膜形成步骤中，通过调节侧墙薄膜沉积条件，使得源极侧的栅极侧墙薄膜厚度和漏极侧的栅极侧墙薄膜厚度之和等于预定值。

优选地，在所述栅极侧墙薄膜刻蚀步骤中，使源极侧的栅极侧墙的宽度与漏极侧的栅极侧墙的宽度之和等于预定值。

根据本发明第一方面所提供的减小半导体器件栅诱导漏极泄漏的方法，可以实现栅极两侧的栅极侧壁上的栅极侧墙的厚度不同。

根据本发明的第二方面，提供了一种MOS器件制造方法，其包括：栅极侧墙薄膜形成步骤，用于通过沉积在栅极侧壁上形成栅极侧墙薄膜，其中反应物等离子体的引入方向向漏端倾斜，以使得漏极侧的栅极侧壁上形成的栅极侧墙薄膜较厚，而源极侧的侧壁上形成的栅极侧墙薄膜较薄；栅极侧墙薄膜刻蚀步骤，用于对所述栅极侧墙薄膜进行刻蚀，以形成源极侧侧墙宽度减小的栅极侧壁以及漏极侧侧墙宽度增大的栅极侧壁，由此使源极侧栅极侧壁小于漏极侧栅极侧壁；源漏掺杂步骤，用于在所述栅极侧墙薄膜刻蚀步骤之后对漏极和源极执行掺杂。

优选地，在所述栅极侧墙薄膜形成步骤中，通过调节侧墙薄膜沉积条件，使得源极侧的栅极侧墙薄膜厚度和漏极侧的栅极侧墙薄膜厚度之和等于预定值。

优选地，在所述栅极侧墙薄膜刻蚀步骤中，使源极侧的栅极侧墙的宽度与漏极侧的栅极侧墙的宽度之和等于预定值。

优选地。所述MOS器件制造方法还包括退火步骤。

根据本发明的第三方面，提供了一种根据本发明第二方面所述的MOS器件制造方法制成的MOS器件。