[发明专利]信号同步装置

说明书

技术领域

本发明涉及一种信号同步装置，尤涉及一种用于单芯片整合系统(System on chip，SOC)的信号同步装置。

背景技术

因为在单芯片整合系统中的多个逻辑电路分别需要操作于至少两种不同时钟信号的频率，因此，在两种不同时钟信号的频率的逻辑电路彼此传送信号时，必须先同步处理后才能传送，否则可能导致逻辑电路发生亚稳态(meta-stability)的问题。

如图1所示，文献“US7134035 B2”提出一种已知信号同步装置，适用于单芯片整合系统中将相关于一第一时钟信号CKA的频率的一输入信号IN转换成同步于一第二时钟信号的频率的一输出信号OUT，且包含：一第一储存单元F1和一双同步器(double synchronizer)1。

第一储存单元F1接收该第一时钟信号CKA和该输入信号IN，并根据该第一时钟信号CKA对该输入信号IN取样，以输出一相位延迟于该输入信号IN的第一脉冲信号。

双同步器1电连接于该第一储存单元F1，且包括一第二储存单元F2和一第三储存单元F3。

该第二储存单元F2接收该第二时钟信号CKB和该第一脉冲信号，并根据该第二时钟信号CKB对该第一脉冲信号取样，以输出一相位延迟于该输入信号IN的第二脉冲信号。

该第三储存单元F3接收该第二时钟信号CKB和该第二脉冲信号，并根据该第二时钟信号CKB对该第二脉冲信号取样，以输出该相位延迟于该第二脉冲信号的输出信号OUT。

如图2所示，为已知信号同步装置的操作时序，其中，该F1O为该第一脉冲信号，该F2O为该第二脉冲信号。

又已知信号同步装置的详细说明可参阅文献“US7134035 B2”，故不累述。

但是，已知信号同步装置的缺陷为：

1.只适用于第一时钟信号CKA的频率慢于第二时钟信号CKB的频率，用途范围小，且因此必须事先知道所应用的单芯片整合系统中，第一、二时钟信号CKA、CKB的频率何者较快，又将造成使用不便。

2.当第一时钟信号CKA的频率快于第二时钟信号CKB的频率，也想应用已知信号同步装置，则必须利用额外电路先将第一时钟信号CKA的频率转换成慢于第二时钟信号CKB的频率，而还必须利用额外电路(如计数器)算出第一、二时钟信号的频率的比例，才能知道要将第一时钟信号CKA的频率变慢多少，导致硬件成本的增加。

发明内容

因此，本发明的目的之一，即在提供一种使用方便、降低硬件成本及用途范围较广的信号同步装置。

根据本发明的一信号同步装置，包含：

一触发模块，用以根据一第一时钟信号取样一输入信号以产生一呈脉冲的触发信号，其中该第一时钟信号对应该输入信号；

一第一储存单元，用以根据该触发信号将该第一储存单元的一第一输出端拉至一第一逻辑电平，并根据一反馈重设信号将该第一输出端由该第一逻辑电平拉至与该第一逻辑电平相反的一第二逻辑电平以形成一第一脉冲信号；及

一同步模块，根据该第一脉冲信号来进行同步转换以输出对应于一第二时钟信号的频率的一输出信号，并根据该输出信号产生该反馈重设信号。

本发明的目的之二，即在提供一种信号同步装置。

该信号同步装置，包含：

一触发模块，用以根据一第一时钟信号取样一输入信号以产生一触发信号，其中该第一时钟信号对应该输入信号；

一第一储存单元，用以根据该触发信号将该第一储存单元的一第一输出端拉至一第一逻辑电平，并根据一反馈重设信号将该第一输出端由该第一逻辑电平拉至与该第一逻辑电平相反的一第二逻辑电平以形成一第一脉冲信号；及

一同步模块，根据该第一脉冲信号来进行同步转换以输出对应于一第二时钟信号的频率的一输出信号，并根据该输出信号产生该反馈重设信号；

其中该第一时钟信号与该第二时钟信号不同步。

本发明的目的之三，即在提供一种信号同步装置。

该信号同步装置，用以将对应一第一时钟信号的频率的一输入信号转换为对应一第二时钟信号的频率的一输出信号，其包含：

一触发模块，用以根据该第一时钟信号取样该输入信号以产生一触发信号；

一第一储存单元，用以根据该触发信号对一第一逻辑电平进行取样而将该第一储存单元的一第一输出端拉至该第一逻辑电平，并根据一反馈重设信号将该第一输出端由该第一逻辑电平拉至与该第一逻辑电平相反的一第二逻辑电平以形成一第一脉冲信号；及