[发明专利]晶体管结构

说明书

技术领域

本发明关于一种晶体管结构，特别关于一种嵌置通道式(buried channel transistor)晶体管结构。

背景技术

随着半导体技术的集成度不断提高、元件尺寸不断缩小，传统平面通道式晶体管的尺寸及载子通道长度亦相对地缩小。传统平面通道式晶体管虽被广泛地利用在积体电路设计中，但是日渐缩小的通道长度却使得在栅极下方的通道与晶体管的源极/漏极之间的相互影响日渐增加，因此，平面通道式晶体管在开关的控制方面受到如短通道效应(short channel effect)等现象的挑战。

为了解决此一问题，研究人员发展出一种称为嵌置通道式的晶体管结构，这种嵌置通道式的晶体管结构具有一嵌置栅极介于两个掺杂区之间，进而增加了通道的长度。然而，虽然嵌置通道式的晶体管解决了短通道效应的问题，但是在源极/漏极和嵌置的栅极的介面间产生的高电场却成了GIDL(Gate Induced Drain Leakage)失效的主要原因。

发明内容

本发明提供一种嵌置通道式晶体管结构。

本发明提供一种嵌置式栅极的晶体管结构，包含一半导体基板、一沟槽以及一掺杂区。该半导体基板包含一第一表面与一井区，其中该井区位于该第一表面下，且该沟槽设置于该半导体基板内，该沟槽自该第一表面延伸至该井区中。该沟槽包含一第一功函数层以及一第二功函数层，其与该第一功函数层相邻且具有相反掺质型态。该晶体管结构又包含一介电层，其与该沟槽的内壁相邻并将各功函数层与该半导体基板分离。该掺杂区置于该该半导体基板中以及位于该井区之上，其中该掺杂区的掺质型态与该第一功函数层相反。

根据上述构思，该介电层将该掺杂区与各功函数层分离。

根据上述构思，该嵌置式栅极晶体管结构的第二功函数层在该第一功函数层上，且该第二功函数层将该第一功函数层与该掺杂区分离。

根据上述构思，该第二功函数层在该第一功函数层上，且该第二功函数层与该第一功函数层的掺质浓度为一梯度分布。

根据上述构思，该第二功函数层成长于该沟槽的内壁，且该第一功函数层被该第二功函数层夹在中间。

根据上述构思，该第一功函数层成长于该沟槽的底部和内壁的部分区域。

为便于更进一步描述本发明的特征与优点，各较佳的实施例在下述的实施方式与所附图中将作进一步揭示。

附图说明

图1为本发明一实施例部分结构的示意图；

图2为本发明所公开一嵌置式栅极结构示意图；

图3为本发明一晶体管结构的示意图；

图4为本发明另一嵌置式栅极结构示意图；

图5A为本发明另一嵌置式栅极结构示意图；

图5B为图5A的上视图；

图6为本发明另一嵌置式栅极结构示意图；

图7为本发明另一嵌置式栅极结构示意图。

附图标记说明如下：

100半导体基板                102第一表面

104井区                      106掺杂区

200沟槽                      202介电层

204嵌置式栅极结构            210第一功函数层

212第二功函数层              220填充介电层

2104侧壁段

具体实施方式

在此请参考本发明说明书中详述的各实施例以及所附的图示。

在本说明书所记载的各较佳实施例中所用的″半导体基板″一词可代表p型或n型半导体材料的晶片基板，此晶片包含但不限定于是由长晶后切割而成或是透过外延成长。″n型掺杂″在此是指在材料本体中加入可增加电子载体的掺杂或不纯物，其包含但不限于周期表中第五或第六族的元素。同样的，″p型掺杂″在此是指在材料本体中加入可增加空穴载体的掺杂或不纯物，其包含但不限于第二或第三族的元素。

图1-7说明下文关于嵌置通道式晶体管的详细说明、示意结构与制造方法。