[发明专利]穿硅导通体的制法及结构

说明书

技术领域

本发明涉及穿硅导通体(through silicon via，简称TSV)制法及其结构。

背景技术

在半导体技术中，传统的集成电路的操作速度会受到芯片上各互连组件之间的距离影响，信号传输距离越短，电路元件所能达到的操作速度就越快。对于芯片(chip)结构而言，二层之间的垂直距离可能远小于单层的宽度，故以垂直方式堆叠管芯的三维立体的电路设计(3D IC)将可明显减少芯片上组件的连接距离，进而有效增加整体的操作速度。为了将不同组件整合至单一芯片的堆叠结构中，使管芯与管芯之间形成互连导体以电连接各层组件，而有TSV结构的发展，特别是在需要较佳性能及较高密度等芯片接合制作工艺的元件中，例如应用在微机电系统、光电及电子元件等晶片级封装(Wafer Level Package，WLP)的结构中。

现今一般的TSV作法是在晶片的正面以蚀刻或激光的方式钻出导孔，再将导电材料如多晶硅、铜、钨等材质填入该多个导孔(Via)中以形成导电的通道(即连接内外部的互连结构)。最后，将晶片或管芯背面薄化以露出导孔的通道。在TSV制作完成后，通过将各晶片或管芯堆叠并使得其各导孔通道接合，将可使各晶片或管芯间达成电性连结，成为三维的堆叠集成电路(3DIC)。

发明内容

本发明的一目的在于提供一种TSV制法及其结构，可改善于导通孔内填导电材料时可能于导通孔开口处产生衬层悬突(liner overhang)的问题。

为达上述目的，依据本发明的一具体实施例的制造TSV结构的方法，其包括下列步骤。在一基板上形成一图案化硬掩模，此图案化硬掩模具有一开口。在开口的侧壁上形成一间隙壁状物。在形成间隙壁状物后，经由开口蚀刻间隙壁状物及基板，以在基板形成一具有一扩大开口的导通孔。

依据本发明的另一具体实施例的TSV结构，包括一基板、一介电衬层及一导电材料。基板包括一导通孔。导通孔具有一开口部及一本体部。开口部具有一在上的开口尺寸较在下的开口尺寸大的倾斜形状。本体部具有一柱形、实质上的柱形、下部的孔径是往底部渐减的柱形、或下部的孔径是往底部渐减的实质上的柱形。介电衬层覆盖导通孔的侧壁。导电材料填充具有介电衬层覆盖侧壁的导通孔。

在本发明的一具体实施例中，利用将导通孔形成为一具有开口部及本体部，而使开口部在上部的开口尺寸较下部的开口尺寸大的构形，以改善开口处产生悬突的问题。

附图说明

图1为导通孔的开口部壁上有纽结形成的扫描式电子显微图；

图2为图1的局部放大图；

图3至图6为本发明的另一具体实施例的制造TSV结构的方法的截面示意图；

图7至图8为本发明的又一具体实施例的制造TSV结构的方法的截面示意图；

图9为本发明的仍又一具体实施例的TSV结构的截面示意图。

主要元件符号说明

1、26、38、40导通孔2、28 开口部

3、16、32、34侧壁4纽结

5 缝隙空洞10 基板

12图案化硬掩模14、24、36 开口

18间隙壁状物20 间隙壁状物材料层

22蚀刻制作工艺30 本体部

42介电衬层44 导电材料

46基板背面48 TSV结构

50障壁层

具体实施方式

本发明的发明人发现，导通孔的垂直构形，在导通孔填入导电材料时，往往在孔口形成悬突(overhang)，使得导通孔未能被导电材料充分填满，而出现泪滴状空洞、缝细空洞或底部空洞等问题。若将导通孔的孔径直接以使用光致抗蚀剂的光刻与蚀刻制作工艺做成较大的特征尺寸时，又无法满足尺寸最小化的需求，再者，如图1所示的一具体实施例，图2为图1的局部放大图，可看到以此种方式所形成的导通孔1的开口部2的壁3上，往往会有纽结(kink)4的形成，如此也会促使在填料时形成悬突，而影响填料品质，例如缝隙空洞5的产生。

请参照图3至图8，其显示依据本发明的另一具体实施例的制造TSV结构的方法。应注意到本文中各附图的尺寸大小并未按其真实比例制作，而仅为示意的参考，且在各实施例中相同的元件可能使用相同的符号标记。