[发明专利]均匀浅沟槽隔离区域及其形成方法

说明书

技术领域

本发明一般地涉及半导体领域，更具体地来说，涉及均匀浅沟槽隔离区域及其形成方法。

背景技术

随着越来越多的集成电路的比例缩小以及越来越多的集成电路速度的苛刻要求，晶体管需要具有较高的驱动电流且具有越来越小的尺寸。由此开发了鳍式场效应晶体管(FinFET)。

在现有的FinFET形成工艺中，浅沟槽隔离(STI)区域被首先形成在半导体衬底中。然后，使STI区域凹陷。结果，两个相邻STI区域之间的部分半导体衬底在凹陷STI区域的顶面上方。半导体衬底的该部分由此形成半导体鳍，其上形成FinFET。

已经发现，STI区域会具有不均匀的特性。例如，STI区域的上部通常比下部具有更大的蚀刻速率。这导致控制STI区域的蚀刻的难度。用于减低STI区域上部的蚀刻速率的现有方法包括热退火。然而，热退火要求额外的热预算，并且会引起晶圆扭曲。

发明内容

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种方法，包括：对第一材料的第一表面和第二材料的第二表面实施等离子体处理，其中，所述第一材料不同于所述第二材料；以及在所述第一材料的经处理的第一表面上以及所述第二材料的经处理的第二表面上形成第三材料。

在该方法中，所述第一材料包括氮化硅，而所述第二材料包括晶体硅。

在该方法中，所述第三材料包括介电材料。

在该方法中，所述等离子体处理是各向同性的，以及其中，所述第二材料的第二表面包括第一表面部分和第二表面部分，所述第二表面部分垂直于所述第一表面部分，其中，所述等离子体处理的工艺气体的离子吸附至所述第一表面部分和所述第二表面部分，并且离子向所述第一表面部分的第一移动和离子向所述第二表面部分的第二移动都不是主要的。

该方法还包括：在半导体衬底的上方形成掩模层，其中，所述掩模层包括所述第一材料，并且所述半导体衬底包括所述第二材料；蚀刻所述掩模层和所述半导体衬底以形成沟槽，其中，对所述掩模层和所述半导体衬底的露出表面实施所述等离子体处理，以及其中，所述露出表面位于所述沟槽中；实施形成所述第三材料的步骤，其中，所述第三材料包括介电材料；以及实施化学机械抛光(CMP)以去除所述掩模层上方所述第三材料的多余部分。

在该方法中，使用工艺气体来实施所述等离子体处理，所述工艺气体选自基本上由CH₄、N₂、N₂O、NH₃、NF₃、O₂、H₂、BF₃、B₂H₆、PH₃、AsH₃和它们的组合所组成的组。

在该方法中，使用工艺气体来实施所述等离子体处理，以及其中，在所述等离子体处理期间，所述工艺气体的元素被注入所述第一材料和所述第二材料中。

在该方法中，使用工艺气体来实施所述等离子体处理，以及其中，在所述等离子体处理期间，将所述工艺气体的元素沉积在所述第一材料的第一表面和所述第二材料的第二表面上。

根据本发明的另一方面，提供了一种方法，包括：在半导体衬底的上方形成掩模层；图案化所述掩模层和所述半导体衬底，以形成延伸到所述掩模层和所述半导体衬底中的沟槽；以及对所述掩模层和所述半导体衬底实施等离子体处理以形成层，其中，通过从工艺气体中生成等离子体来实施所述等离子体处理，其中，所述工艺气体的离子包括：吸附至所述沟槽的底部的第一部分和吸附至所述沟槽的侧壁的第二部分以形成所述层，以及其中，所述层包括：第一部分，处于所述沟槽的底部并包括离子；和第二部分，位于所述沟槽的侧壁上并包括离子，其中，所述层的所述第一部分和所述第二部分具有基本相同的厚度。

在该方法中，在所述等离子体处理期间，利用负偏压使所述半导体衬底偏置。

在该方法中，将所述工艺气体的离子注入所述掩模层和所述半导体衬底中，以及其中，基本上没有离子沉积在所述掩模层和所述半导体衬底上。

在该方法中，将所述工艺气体的离子沉积在所述掩模层和所述半导体衬底上，以及其中，基本上没有离子注入所述掩模层和所述半导体衬底中。

该方法还包括：在所述等离子处理之后，在所述沟槽中沉积介电材料；执行化学机械抛光(CMP)以去除所述掩模层上方的所述介电材料的多余部分；使所述介电材料凹陷，以低于所述半导体衬底的顶面；以及去除所述掩模层。