[发明专利]去耦电容器及具有该去耦电容器的集成电路

说明书

技术领域

本申请涉及集成电路技术领域，特别是涉及一种去耦电容器及具有该去耦电容器的集成电路。

背景技术

随着集成电路工艺几何尺寸的减小，越来越多的晶体管被集成在一个芯片上，而时钟频率则已经扩大到GHz的范围，集成电路芯片的密度和速度性能得到了显著改进，使这些器件组成的系统的开关时间达到亚毫微秒。但是，这一高速开关过程通常会导致高的瞬态电流，引起电源颤动的电源电压变化。与此同时，为了降低功耗，电源电压随着工艺尺寸的减小也一直在降低，因此集成电路将越来越容易受到电源噪声的影响。

为此，通常的做法为采用去耦电容器来使器件与电源颤动隔离开来。一种做法为，在芯片外部设置去耦电容器，用引线直接连接到集成电路芯片，此种芯片与去耦电容器分开设置的方式会增加其衬底结构的复杂性，同时会提高装配成本。另外一种做法为，直接在芯片上设置去耦电容器，利用去耦电容器上存储的电荷来辅助电源提供部分电荷，从而保持电源电压的相对恒定。此种方法中，一般会使用NMOS晶体管来作为去耦电容，参照图1，其中，NMOS晶体管的栅极连接到VDD电源线，源极、漏极和衬底端则全部连到GND。因为NMOS晶体管的栅氧很薄，可以提供较大的电容，但是也正是因为NMOS晶体管的栅氧很薄，致使静电放电(ESD，Electro-Static discharge)防护能力降低，也即潜在的静电放电风险可能会将栅氧击穿，从而永久性破坏芯片。随着工艺尺寸的不断降低，特别是从90nm工艺开始，栅氧越来越薄，这种传统去耦电容结构面临越来越大的ESD风险。

发明内容

本申请所要解决的技术问题是提供一种去耦电容器及具有该去耦电容器的集成电路，能够解决目前的去耦电容器和集成电路的ESD风险。

为了解决上述问题，本申请公开了一种去耦电容器，包括：

去耦电容，所述去耦电容为MOS晶体管；和

与所述MOS晶体管的栅极连接的电阻。

进一步地，所述电阻为MOS晶体管，且作为去耦电容的MOS晶体管和作为电阻的MOS晶体管其中一个为NMOS晶体管，另一个为PMOS晶体管，所述NMOS晶体管的栅极连接所述PMOS晶体管的漏端，所述PMOS晶体管的栅极连接所述NMOS晶体管的漏端，所述PMOS晶体管的源极电压高于NMOS晶体管的源极电压。

进一步地，所述NMOS晶体管的源极接地，所述PMOS晶体管的源极连接到电源。

进一步地，所述去耦电容为NMOS晶体管，所述电阻为PMOS晶体管。

进一步地，所述去耦电容为PMOS晶体管，所述电阻为NMOS晶体管。

进一步地，所述NMOS晶体管的数量至少为一，当其数量大于1时，NMOS晶体管相互并联；所述PMOS晶体管的数量至少为一，当其数量大于1时，PMOS晶体管相互并联。

进一步地，所述作为去耦电容的MOS晶体管的数量与作为电阻的MOS晶体管的数量相同。

进一步地，所述作为去耦电容的MOS晶体管的数量与作为电阻的MOS晶体管的数量不同。

进一步地，所述为去耦电容的MOS晶体管与作为电阻的MOS晶体管同为高压管或同为低压管。

进一步地，所述每一个MOS晶体管的源极和各自的衬底端通过金属线连接。

为了解决上述问题，本申请还公开了一种集成电路，包括：

去耦电容器，所述去耦电容器包括NMOS晶体管和PMOS晶体管，所述PMOS晶体管的漏端连接到NMOS晶体管的栅极，NMOS晶体管的漏端连接到PMOS晶体管的栅极，所述PMOS晶体管的源极电压高于NMOS晶体管的源极电压。

进一步地，所述NMOS晶体管的源极接地，所述PMOS晶体管的源极连接到电源。

进一步地，所述每一个MOS晶体管的源极和各自的衬底端通过金属线连接。

进一步地，所述NMOS晶体管的数量至少为一，当其数量大于1时，NMOS晶体管相互并联；所述PMOS晶体管的数量至少为一，当其数量大于1时，PMOS晶体管相互并联。

与现有技术相比，本申请包括以下优点：

本申请的去耦电容器以及具有该去耦电容器的集成电路通过在去耦电容的栅极添加一个电阻，例如采用两个漏断分别与对方栅极连接的晶体管的组合作为去耦电容器，此种方式中，可以避免去耦电容的栅极直接连接到电源，从而可以限制去耦电容的最大电流以及去耦电容栅极上的最大电压，增强了ESD防护特性。