[发明专利]半导体集成电路及其设计方法和半导体芯片

说明书

技术领域

本发明涉及半导体集成电路、尤其是涉及包含了与时钟信号同步地取入数据位的锁存电路的半导体集成电路、半导体芯片以及半导体集成电路的设计方法。

背景技术

作为在半导体IC芯片上构筑的锁存电路的触发器(以下，称之为FF)中，由于制造上的差异或布线延迟等的影响，产生供给到各FF的时钟信号的边沿定时不一致的、所谓的时钟脉冲相位差(clock skew)。由于该时钟脉冲相位差的影响，例如在接收比规定定时慢的时钟信号的FF中，不能够充分地确保为了可靠地取入数据而必要的数据的保持期间，即保持时间(hold time)，从而存在取入错误的数据顾虑。另一方面，在接收比规定的定时快的时钟信号的FF中，不能够充分地确保用于防止再次取入之前刚刚取入的数据的时间，即准备时间，从而存在取入错误的数据顾虑。

于是，提出了如下的时钟树形成方法，即、在布局设计的阶段，按FF之间的每个路径测量保持时间，为了使保持时间处于规定的范围内，在时钟信号线上插入作为延迟电路的缓冲器或设定时钟分支路径。(参照例如，专利文献1的段落[0034][0035]以及图5)。

可是，为了形成这样的时钟树需要复杂的演算处理。而且，在必须插入具有长的延迟时间的缓冲器时，会出现该缓冲器所占有的布局面积大的问题。

专利文献1：日本专利特开2007-183887号公报

发明内容

本发明的目的在于提供一种能够用简单的设计、小规模的构成来抑制时钟脉冲相位差的半导体集成电路、半导体芯片以及半导体集成电路的设计方法。

本发明的半导体集成电路包含有与时钟信号同步地取入数据位的锁存电路，其特征在于，具备：延迟电路，其被连接于上述数据位的供给源以及上述锁存电路的数据输入端子之间；以及时钟信号路径，其将上述时钟信号从上述时钟信号的供给源传输至上述锁存电路的时钟输入端子，上述延迟电路具备第1延迟部，该第1延迟部通过串联连接与上述时钟信号路径中所包含的上述逻辑元件的个数相同数目个的该逻辑元件而构成；以及第2延迟部，其具有与布线延迟时间相同长度的延迟时间，该布线延迟时间与上述时钟信号路径中的布线的布线长度相对应。

另外，本发明的半导体芯片包含有与时钟信号同步地取入数据位的锁存电路，其特征在于，具备：数据焊盘，其沿着芯片的外周进行配置；时钟焊盘，其沿着上述芯片的外周进行配置；时钟布线，其将上述锁存电路和上述时钟焊盘之间连接起来；数据布线，其将上述锁存电路和上述数据焊盘之间连接起来；第1波形整形元件，其被连接于上述锁存电路和上述时钟焊盘之间；第2波形整形元件，其被连接于上述锁存电路和上述数据焊盘之间；延迟电路，其被连接于上述锁存电路和上述数据焊盘之间，且具有与电容器的充放电电流量相对应的延迟量；及接地布线，其与上述电容器的一端连接，上述接地布线被配置成，在形成有上述数据焊盘和上述延迟电路的中间区域上以在沿着上述芯片的外周边缘的方向延伸的方式进行配置。

本发明的半导体集成电路的设计方法是包含了与时钟信号同步地取入数据位的锁存电路的半导体集成电路的设计方法，其特征在于，具备：对数据焊盘、时钟焊盘、时钟布线、数据布线、第1波形整形元件、第2波形整形元件、锁存电路以及具有与被供给到电容器的充放电电流量相对应的延迟量的延迟电路进行配置的步骤；决定与由上述时钟布线的长度所确定的延迟量相当的上述电容器的容量和/或充放电电流量的步骤；根据上述电容器的容量和/或充放电电流量，进行恒流偏置电压的计算和/或上述电容器的布局形状的计算的步骤；根据上述恒流偏置电压的计算和/或上述电容器的布局形状的计算，对生成上述电容器和/或上述恒流偏置电压的电路进行配置和/或修正的步骤。

发明效果

在本发明中，具备第1延迟部，其通过在数据位的供给源和锁存电路的数据输入端子之间，串联连接与时钟信号路径中所包含的逻辑元件的个数相同数目个的该逻辑元件而构成，时钟信号路径在时钟信号的供给源以及锁存电路的时钟输入端子之间；以及第2延迟部，其具有与布线延迟时间相同长度的延迟时间，该布线延迟时间与时钟信号路径中的布线的布线长度相对应。通过该第1延迟部可以抑制伴随时钟信号路径中所包含的逻辑元件的延迟时间而产生的时钟脉冲相位差，通过第2延迟部可以抑制伴随时钟信号路径中的布线延迟时间而产生的时钟脉冲相位差。