[发明专利]半导体集成电路及其设计方法和半导体芯片

权利要求书

1.一种半导体集成电路，其包含有与时钟信号同步地取入数据位的锁存电路，其特征在于，具备：

延迟电路，其被连接于上述数据位的供给源以及上述锁存电路的数据输入端子之间；以及

时钟信号路径，其将上述时钟信号从上述时钟信号的供给源传输至上述锁存电路的时钟输入端子，

上述延迟电路具备第1延迟部，该第1延迟部通过串联连接与上述时钟信号路径中所包含的上述逻辑元件的个数相同数目个的该逻辑元件而构成；以及

第2延迟部，其具有与布线延迟时间相同长度的延迟时间，该布线延迟时间与上述时钟信号路径中的布线的布线长度相对应。

2.根据权利要求1所述的半导体集成电路，其特征在于，

上述第2延迟部具有电容器和控制上述电容器的充放电的充放电控制部，

上述充放电控制部根据上述电容器的充放电时间，进行与上述布线延迟时间相当的延迟时间的设定。

3.根据权利要求2所述的半导体集成电路，其特征在于，

上述充放电控制部根据延迟控制电压控制向上述电容器供给的电流量，由此来控制上述电容器的充放电时间。

4.根据权利要求3所述的半导体集成电路，其特征在于，

上述充放电控制部由第1FET、第2FET、第3FET以及第4FET构成，

上述第1FET，其源极端子被施加了电源电位，经由漏极端子输出与被施加到该第1FET的栅极端子的上述延迟控制电压对应的电流；

上述第2FET，其在上述数据位是第1逻辑电平的期间处于断开状态，而在上述数据位是第2逻辑电平时变为接通状态，从而将上述第1FET的漏极端子以及输出线之间连接起来；

上述第3FET，其源极端子被施加了接地电位，经由上述漏极端子输出与被施加到该第3FET的栅极端子的上述延迟控制电压对应的电流；

上述第4FET，其在上述数据位是上述第2逻辑电平的期间处于断开状态，而在上述数据位是上述第1逻辑电平时处于接通状态，从而将上述第3FET的漏极端子以及上述输出线之间连接起来。

5.根据权利要求2、3或4中任意一项所述的半导体集成电路，其特征在于，

上述电容器由在半导体芯片的同一层上形成的彼此对置的金属布线构成，且该电容器的一端与为了供给上述接地电位而被形成在半导体芯片上的接地布线连接，另一端与上述输出线连接。

6.根据权利要求5所述的半导体集成电路，其特征在于，

上述时钟信号的供给源是作为在半导体芯片上形成的外部连接端子的时钟焊盘，上述数据位的供给源是作为在半导体芯片上形成的外部连接端子的数据焊盘，

上述接地线沿着每一个上述时钟焊盘以及上述数据焊盘进行配置。

7.根据权利要求6所述的半导体集成电路，其特征在于，

上述时钟焊盘在半导体芯片上以被每个上述数据焊盘所夹持的形式进行配置。

8.根据权利要求1～7中任意一项所述的半导体集成电路，其特征在于，

与每个上述锁存电路连接的上述延迟电路的上述第2延迟部具有与布线延迟时间相同长度的延迟时间，该布线延迟时间与每个上述锁存电路的各个上述时钟信号路径中的布线长度的中间的布线长度相对应。

9.一种半导体芯片，其包含有与时钟信号同步地取入数据位的锁存电路，其特征在于，具备：

数据焊盘，其沿着芯片的外周进行配置；

时钟焊盘，其沿着上述芯片的外周进行配置；

时钟布线，其将上述锁存电路和上述时钟焊盘之间连接起来；

数据布线，其将上述锁存电路和上述数据焊盘之间连接起来；

第1波形整形元件，其被连接于上述锁存电路和上述时钟焊盘之间；

第2波形整形元件，其被连接于上述锁存电路和上述数据焊盘之间；

延迟电路，其被连接于上述锁存电路和上述数据焊盘之间，且具有与电容器的充放电电流量相对应的延迟量；及

接地布线，其与上述电容器的一端连接，

上述接地布线被配置成，在形成有上述数据焊盘的区域和形成有上述延迟电路的区域之间的区域上以在沿着上述芯片的外周边缘的方向延伸的方式进行配置。

10.根据权利要求9所述的半导体芯片，其特征在于，

上述电容器是彼此形成在同一层上的布线之间的电容。