[发明专利]DRAM结构及其制造方法与IC结构及其制造方法

说明书

技术领域

本发明涉及一种具有埋入式字元线的动态随机存取存储器(DRAM)结构及其制造方法，尤其涉及一种集成电路(integrated circuit，IC)结构及其制造方法。

背景技术

现有技术的DRAM单元包括电晶体及与其耦合的电容器。当DRAM的集积度(integration degree)增加而超过一定程度时，传统平面电晶体的通道长度缩减而造成短通道效应，其包括汲极感应能障降低效应(drain-induced barrier lowering，DIBL)等。元件尺寸的缩小亦缩减了字元线与位元线之间的距离，而导致字元线与位元线之间的寄生电容(parasitic capacitance)增大。

具有埋入于基板中的字元线的埋入式字元线(buried-WL)DRAM结构为解决此问题的方法之一。图1所示为先前技术的埋入式WL DRAM结构，其包括具有沟渠110的半导体基板100，在一些沟渠110中有多个记忆胞用字元线120a用以控制记忆胞的电晶体。此结构还具有在其他沟渠110中的多条隔离字元线120b、使每一条记忆胞用字元线120a或隔离字元线120b与基板100相隔的闸介电层130、各自由两个记忆胞所共有的多个共用源极区140a及多个汲极区140b。为简化图式，于图式中省略耦合至汲极区140b的电容器与耦合至共用源极区140a的位元线。

隔离字元线120b上施加与记忆胞用字元线120a的电压独立的电压，以减少相邻记忆胞间的静态与动态耦合。然而，当元件结构进一步缩小时，先前技术的隔离字元线的设计在隔离效果方面是不足的。

另一方面，某些其他IC结构亦于基板中埋入导体。当基板材料不绝缘时，此埋入式导体常以绝缘体与基板相隔。

发明内容

因此，本发明提供一种具有埋入式字元线的DRAM结构。

本发明亦提供一种DRAM结构的制造方法。

本发明进一步提供一种具有埋入式导体的集成电路(IC)结构及其制造方法，此IC结构的范围涵盖本发明的DRAM结构。

本发明的DRAM结构包括半导体基板、埋入基板中且以第一闸介电层与基板相隔的多条记忆胞用字元线，以及埋入基板中且以第二闸介电层与基板相隔的多条隔离字元线。记忆胞用字元线与隔离字元线的顶面低于基板的顶面。隔离字元线的底面低于记忆胞用字元线的底面。

在一实施例中，隔离字元线的顶面与记忆胞用字元线的顶面实质上共平面。在另一实施例中，隔离字元线的顶面低于记忆胞用字元线的顶面，但高于记忆胞用字元线的底面。在又一实施例中，隔离字元线的顶面与记忆胞用字元线的底面实质上共平面，甚或低于记忆胞用字元线的底面。通常，记忆胞用字元线划分为多对记忆胞用字元线，其中每一对以一条隔离字元线与相邻的另一对相隔。

本发明的具有埋入式字元线的DRAM结构的制造方法如下所述。在半导体基板中形成多个第一沟渠及较第一沟渠深的多个第二沟渠，接着在每一个第一沟渠与每一个第二沟渠中形成闸介电层，然后在第一沟渠中形成记忆胞用字元线，在第二沟渠中形成隔离字元线。

在一实施例中，深度不同的第一沟渠与第二沟渠由两个微影制程定义。于基板上形成具有第一沟渠的图案与第二沟渠的图案的第一罩幕层，再形成覆盖第一沟渠的图案的第二罩幕层，然后以第一罩幕层与第二罩幕层为罩幕蚀刻基板，以形成第二沟渠。移除第二罩幕层后，以第一罩幕层为罩幕蚀刻基板，以形成第一沟渠，并加深第二沟渠。

在另一实施例中，深度不同的第一沟渠与第二沟渠由一个微影制程定义。在基板上形成多个罩幕图案。接着在每一个罩幕图案的侧壁上形成第一间隙壁，然后在每一个第一间隙壁的侧壁上形成第二间隙壁。接着以罩幕图案、第一间隙壁与第二间隙壁为罩幕蚀刻基板，以形成第二沟渠。然后移除罩幕图案的顶部、第一间隙壁的顶部与第二间隙壁的顶部，再移除剩余的第一间隙壁。接着以剩余的罩幕图案与剩余的间隙壁为罩幕蚀刻基板，以形成第一沟渠，并加深第二沟渠。

由于隔离字元线的底面低于记忆胞用字元线的底面，因此改善了相邻记忆胞间的隔离效果。此外，当隔离字元线的顶面低于记忆胞用字元线的顶面时，隔离字元线与记忆胞用字元线间的寄生电容及隔离字元线与位元线间的寄生电容均减小。

本发明的具有埋入式导体的IC结构包括基板、埋入基板中的多个第一导体及埋入基板中的多个第二导体。第二导体的底面低于第一导体的底面。