[发明专利]基于CMOS工艺实现的高速多选一复用器

说明书

技术领域

本发明涉及高速多选一复用器，用于多通道数据交叉、数据路由交换以及高速自动测试设备等。

背景技术

在高速数据通信技术中，多选一复用器应用普遍。如：2选1复用器，17选1复用器，34选1复用器等等。

高速数据通信的数据速率通常都在1Gbps以上，在这种高速率数据处理应用中，标准的CMOS或者TTL电平逻辑电路在抗干扰性能、电路噪声控制和电路功耗等方面存在不足，因此CML电路（Current Mode Logic，电流模式逻辑）被广泛采用。CML电路可以实现反向、异或以及复用等逻辑功能，采用差分信号输入和差分信号输出，因此，抗干扰能力强、噪声低、功耗稳定可控。CML电路通常有金属-氧化物-半导体（MOS）工艺和双极（Bipolar）工艺两种实现方式。

图1示出了一个实际通信设备上用到的3.2Gbps 17x17的数据交叉电路，全部采用差分CML电平输入和输出。17路DIP[n]/DIN[n]差分输入，通过交叉功能模块后，可以任意选通到17路DOP[n]/DON[n]差分输出，n=0,1,2,…,16。

图2示出了图1中17x17交叉功能模块的一种电路实现方式。该交叉功能模块由17个17选1复用器组成，每个17选1复用器完成17选1的功能。每个17选1复用器都通过独立的逻辑选通开关（图中未示出）来控制数据的选择。通常，这种高速多选一复用器的电路设计，采用CML复用器电路架构结合BiCMOS工艺实现，这种工艺同时集成有双极半导体器件和CMOS（互补-金属-氧化物-半导体）器件。

图3示出了采用BiCMOS工艺实现的17选1高速复用器电路，17对差分输入信号分别接到17组CML复用器单元中的npn三极管差分输入对管的基极，npn三极管的集电极是CML复用器单元的差分输出端，所有CML复用器单元的正极输出都连接到DOP_SW，所有的负极输出都连接到DON_SW，DOP_SW和DON_SW分别通过电阻R接到电源VDD。

其中，三极管器件作为差分输入级，实现高速数据信号的放大和转换。每一组npn三极管差分输入对管采用共发射极连接，发射极到地VSS之间，串接一个恒流源和一个NMOS（N型-金属-氧化物-半导体）晶体管，这个NMOS器件用作逻辑选通开关。

SW[0]～SW[16]分别对应17组CML复用器单元的逻辑使能信号，每次只能允许其中1根使能信号为高电平，即对应CML复用器单元工作，其中NMOS晶体管导通，与其相连的恒流源工作，npn差分对管完成对应的高速输入差分信号的放大，放大后的信号输出到DOP_SW/DON_SW。而其他16根使能信号保持低电平，对应CML复用器单元中的NMOS晶体管关闭，恒流源不工作，npn差分对管也处于截止状态，加载到其基极上的差分输入信号对其他CML复用器单元的输出无影响。

使用双极工艺或者BiCMOS工艺实现的高速多选一复用器，虽然结构简单，较容易实现高速信号传输的要求，但是制造成本较高，而且难以与大规模数字电路普遍采用的CMOS工艺兼容，无法满足进一步集成的需要。使用CMOS工艺实现的高速复用器，虽然具有成本优势，也很容易与大规模数字电路进行集成，但是在复用器的输入端数量增加，规模较大的设计中，其带宽是制约其应用的瓶颈。

由此可见，急待对高速多选一复用器的实现技术进行改进，以满足低成本和与大规模数字电路普遍采用的CMOS工艺兼容的需求。

发明内容

本发明所要解决的技术问题是解决高速多选一复用器，制造成本较高、无法满足进一步集成需要的问题。

为了解决上述技术问题，本发明所采用的技术方案是提供一种基于CMOS工艺实现的高速多选一复用器，包括多个CML复用器单元和均衡器；

每个所述CML复用单元均具有一个逻辑选通开关，某一个所述逻辑选通开关收到使能信号，则具有该逻辑选通开关的CML复用单元对接收到的一路差分输入信号放大为差分放大输出信号输出；

所述均衡器包括若干个级联的均衡单元和一个CML缓冲单元，所述均衡单元包括两个均衡NMOS差分输入对晶体管，所述两个均衡NMOS差分输入对晶体管的栅极分别连接所述前级差分放大输出信号、漏极分别输出均衡差分信号且分别通过一个第二电阻接电源、源极分别经一个第一恒流源接地，且所述两个均衡NMOS输入对晶体管的源极之间还分别连接第一电容和第一电阻，所述第一电容与所述第一电阻并联；所述CML缓冲单元将所述均衡差分信号整形后输出。