[发明专利]半导体器件及其制造方法

说明书

相关申请的交叉引用

2011年1月20日提交的日本专利申请No.2011-9788的公开内容，包括说明书、附图和摘要，在此通过引用整体并入本文。

技术领域

本发明涉及半导体器件及其制造方法；并且更具体地涉及包括n沟道晶体管和p沟道晶体管的半导体器件以及该半导体器件的制造方法，该n沟道晶体管和p沟道晶体管具有高介电常数的绝缘膜。

背景技术

具有n沟道MIS(金属绝缘体半导体)晶体管和p沟道MIS晶体管的CMIS(互补型金属绝缘体半导体)晶体管被广泛使用。在CMIS晶体管中，与正统的(legitimate)晶体管不同的多个所谓的虚设图案被设置在作为晶体管工作的正统的(功能性)n沟道晶体管和p沟道晶体管的外围。为了在称为CMP(化学机械抛光)处理中改进最上方平面的平坦度而形成虚设图案，该CMP用于平坦化最上方平面诸如在半导体集成电路的制造步骤中形成的层间绝缘膜。例如在日本未审专利公开No.2007-250705(下文称为“专利文献1”)中公开了具有在正统的功能性电路的外围处的多个虚设图案的一种半导体集成电路器件。

[先前技术文献]

[专利文献]

[专利文献1]日本未审专利公开No.2007-250705

发明内容

近年来，要求CMIS晶体管改进用于每个晶体管的栅极绝缘膜的介电常数。因此，作为高介电常数的栅极绝缘膜，镧(La)系功函数金属膜被用在例如n沟道晶体管中，并且氧化铝(AlO)系列的功函数金属膜被用在例如p沟道晶体管中。

迄今为止所设计的CMIS晶体管被配置成通过在p型硅衬底之上形成n型阱区域以及如果需要则例如形成p型阱区域，从而在p型硅衬底之上形成并行的n型杂质区和p型杂质区。当基于之前所述的阱区域来划分其中形成晶体管的区域时，总体而言，p型阱区域的比例为整个区域的约55％至80％，并且相比n型阱区域而言其占据较大的比例。因此，在所形成的晶体管中，n沟道晶体管的比例在正统的功能性晶体管和虚设图案中两者中都较高。

此处，当形成具有高电介电常数的镧系绝缘膜的n沟道晶体管时，如果在形成绝缘膜期间使用抗蚀剂来进行图形化，则可能有外来物质附着至所形成的绝缘膜。即，当通过在普通的光刻技术之后进行的蚀刻来对栅极绝缘膜图形化时，氟化镧(LaF)的外来物质可能附着至栅极绝缘膜或栅极电极的侧部(边缘)部分。如果氟化镧的外来物质附着，则n沟道晶体管的性能恶化并且引入了将生成的缺陷。专利文献1并未详细描述这类问题以及用于解决该问题的措施。

鉴于上面的问题做出了本发明。本发明的目标是在具有n沟道晶体管和p沟道晶体管的半导体器件中提供该半导体器件以抑制外来物质附着至n沟道晶体管的栅极绝缘膜的侧部以及用于制造该半导体器件的方法，其中该n沟道晶体管和p沟道晶体管中的每一个均具有高电介电常数的绝缘膜。

根据本发明的示例的半导体器件按如下配置。该半导体器件包括具有主表面的半导体衬底；形成于主表面之上并且具有n型杂质区和p型杂质区的晶体管形成区域；布置在p型杂质区中的功能性n沟道晶体管；布置在n型杂质区中的功能性p沟道晶体管；在平面视图中设置在p型杂质区中的功能性n沟道晶体管的外围处的多个第一外围晶体管；以及在平面视图中设置在n型杂质区中的功能性p沟道晶体管的外围处的多个第二外围晶体管。至少多个第一外围晶体管被设置成使得外围的n型栅极结构和外围的p型栅极结构可以共存。

根据本发明的示例的用于制造半导体器件的方法包括如下步骤。首先在半导体衬底的主表面之上形成n型杂质区和p型杂质区。在p型杂质区中形成功能性n沟道晶体管。在n型杂质区中形成功能性p沟道晶体管。在平面视图中，在p型杂质区中除功能性n沟道晶体管之外的区域中形成多个第一外围晶体管。在平面视图中，在n型杂质区中除功能性p沟道晶体管之外的区域中形成多个第二外围晶体管。至少多个第一外围晶体管被形成为使得外围的n型栅极结构和外围的p型栅极结构可以共存。

通过根据本示例的半导体器件及其制造方法，第一外围晶体管中的一些具有外围的p型栅极结构。即，外围的n型栅极结构在所有的第一外围晶体管中的比例减少。因此，即使在其中n沟道晶体管具有镧系绝缘膜的情形中，外来物质附着至n沟道晶体管的绝缘膜的侧部的概率减少，并且从而抑制了半导体器件的产率降低。

附图说明

图1是根据本发明的实施例1的示意性平面视图，其显示了功能性晶体管和虚设晶体管在半导体器件中的n型阱区域和p型阱区域处的排列。