[发明专利]非易失性半导体存储装置

说明书

相关申请的交叉引用

本申请基于并主张2011年2月1日提交的编号为2011-20174的先前日本专利申请中的优先利益，该申请的全部内容在此引入作为参考。

技术领域

在此描述的实施例涉及一种非易失性半导体存储装置。

背景技术

近年来，提出了几种具有三维设置的存储器基元的非易失性半导体存储装置(堆叠类型非易失性半导体存储装置)，以提高存储器的集成度。

发明内容

下面描述的实施例中的非易失性半导体存储装置包括：包括多个存储器基元的存储器基元阵列；以及用于控制施加于所述多个存储器基元的电压的控制电路。

在此所述的每个存储器基元包括用于存储电荷的电荷存储薄膜，并被配置为能够根据所存储的电荷量保留多种类型阈值电压分布。此外，所述控制电路被配置为通过向所述存储器基元施加电压为所述存储器基元提供至少部分为负的阈值电压分布以便在所述电荷存储薄膜中存储空穴并从而擦除所述存储器基元的保留数据，以及通过向所述存储器基元施加电压为所述存储器基元提供多种类型正阈值电压分布以便在所述电荷存储薄膜中存储电子并从而将多种类型数据写入所述存储器基元。

此外，所述控制电路被配置为在所述存储器基元的写入操作中，执行：用于为写入对象第一存储器基元提供多种类型正阈值电压分布的第一写入操作；用于验证是否已在所述第一存储器基元中获得所述多种类型正阈值电压分布的第一写入验证操作；用于为与所述第一存储器基元邻近的第二存储器基元提供第一阈值电压分布的第二写入操作，所述第一阈值电压分布是所述多种类型正阈值电压分布当中的最低阈值电压分布；以及用于验证是否已在所述第二存储器基元中获得所述第一阈值电压分布或电压水平大于所述第一阈值电压分布的阈值电压分布的第二写入验证操作，以及输出所述第一写入验证操作和所述第二写入验证操作的结果。

附图说明

图1描述了根据第一实施例的非易失性半导体存储装置的整体配置。

图2是图1中所示存储器基元阵列11的一部分的示意性透视图。

图3是存储器基元阵列11的等效电路图。

图4描述了用于实现图3中所示电路配置的存储器基元阵列11的堆叠结构。

图5是图4的一部分的放大图。

图6是解释用于在一个存储器基元MC中存储两位数据的写入系统(每基元系统两位)的过程的一个实例的示意图。

图7是解释每基元两位写入系统的过程的另一个实例的示意图。

图8解释了使邻近写入目标存储器基元MC(n)的存储器基元MC(n+1)和MC(n-1)保留阈值电压分布E时的问题。

图9是解释本实施例的操作的示意图。

图10是示出第一实施例中的写入操作的过程的时序图。

图11是示出第二实施例中的写入操作的过程的时序图。

图12是示出第三实施例中的写入操作的过程的时序图。

图13是示出第四实施例中的写入操作的过程的时序图。

图14是示出第五实施例中的写入操作的过程的时序图。

图15是示出第六实施例中的写入操作的过程的时序图。

图16是示出在第七实施例中的非易失性半导体存储装置中采用的状态寄存器20的结构的电路图。

图17是示出第七实施例中的写入操作的过程的时序图。

具体实施方式

下面参考附图描述根据本发明的非易失性半导体存储装置的实施例。

[第一实施例]

[配置]

首先，参考图1描述根据第一实施例的非易失性半导体存储装置的整体配置。图1是根据本发明的第一实施例的非易失性半导体存储装置的方块图。

如图1所示，根据第一实施例的非易失性半导体存储装置包括存储器基元阵列11、行解码器12、数据电路/页面缓冲器13、列解码器14、控制电路15、输入/输出电路16、地址命令寄存器17、内部电压产生电路18、核心驱动器(core driver)19和状态寄存器20。