[发明专利]制备双大马士革结构的方法

说明书

技术领域

本发明涉及一种制备大马士革的方法，尤其涉及一种制备双大马士革结构的方法。

背景技术

随着集成电路制造技术的不断发展，半导体芯片的特征尺寸不断缩小；同时，随着芯片内的晶体管数不断增加，功能越来越强，芯片的金属连线在越来越细的同时，层次越来越多。这就使得由连线电阻和连线间介质层电容产生的电阻-电容(Rc)延迟对芯片速度的影响越来越大，甚争超过了决定晶休管本身速度的栅延迟。因此设法减少连线电阻及降低连线间电容，已成为进一步提高芯片速度的关键。

为了解决电阻-电容延迟(Rc delay)的问题，业内采取的措施是：(1)使用符合IC工艺的低介电材料(介电常数小于3.0)，使多重金属内连线之间的介电层的介电常数比硅更低，从而降低寄生电容；(2)采用铜取代铝作为半导休元件中互连线的导电材料，降低电阻；与铝相比，铜的电阻系数小，熔点高，抗电致迁移能力强，且能承载更高的电流密度，并且由于铜可以做得更细，因此采用铜制程还可以降低电容和功耗，同时可以提高元件的封装密度。

由于铜难以被刻蚀，因此传统上用于形成铝金属布线的刻蚀技术对于铜来说是不适用的。为此，一种新的被称为双大马士革 (Dual Damascene)结构的布线方式被升发出来。所谓双大马士革结构工艺是指：先在介质层中开出互连沟槽和通孔，然后通过电镀或化学镀铜在互连沟槽和通孔中淀积铜，再利用化学机械抛光(CMP)将过填的铜磨去。

制作双大马士革结构的常用方法一般有以下几种：1、全通孔优先法(Full VIA First)；2、半通孔优先法(Partial VIA First)；3、金属导线优先法(Full Trench First)；4、自对准法(self-alignment)等。

上述几种方法都各自存在优势和不足，尤其对于先进的后段铜制程，随着尺寸越来越小， 关键尺寸（CD）的控制成为关键。另外，电学性能如漏电流（leakage current）的要求，以及可靠性也逐渐成为挑战性的课题；现有方法在控制via CD方面有局限性，via to via之间的space很小，导致电性参数之一，via to via之间的漏电流很大，甚至via之间会连在一起，影响铜互连的可靠性；

因此，本领域的技术人员致力于开发一种改善电性和可靠性的制备双大马士革结构的方法。

发明内容

鉴于上述的现有技术中的问题，本发明所要解决的技术问题是现有的。

本发明提供的一种制备双大马士革结构的方法，包括以下步骤：

步骤1，在半导体衬底上依次形成刻蚀阻挡层、介质层和第一金属硬掩膜；

步骤2，在第一金属硬掩膜上旋涂第一光刻胶，并光刻形成第一光刻图案；

步骤3，刻蚀打开第一金属硬掩膜并直至去除部分介质层以形成沟槽，去除第一光刻胶；

步骤4，淀积第二金属硬掩膜；

步骤5，在所述第二金属硬掩膜上旋涂第二光刻胶，并光刻形成第二光刻图案；

步骤6，刻蚀打开第二金属硬掩膜并直至去除介质层和刻蚀阻挡层以形成通孔，并去除第二光刻胶；

步骤7，在所述沟槽和通孔内填充金属。

在本发明的一个较佳实施方式中，所述步骤7包括：

在所述沟槽和通孔的底部和侧壁处生长金属阻挡层和铜籽晶层；

在所述沟槽和通孔内形成金属互连材料；以及

利用化学机械抛光工艺去除所述介质层上的金属互连材料，留下所述沟槽和通孔内的金属互连材料。

在本发明的另一较佳实施方式中，所述步骤7中的金属阻挡层的材料为TaN或Ta。

在本发明的另一较佳实施方式中，所述步骤1包括在半导体衬底上依次形成刻蚀阻挡层、介质层、介质层保护层和第一金属硬掩膜。

在本发明的另一较佳实施方式中，所述步骤5中在第二光刻胶下还涂覆底部抗反射涂层；步骤6中还包括去除所述底部抗反射涂层。

在本发明的另一较佳实施方式中，所述介质层为低介电常数介质层。

在本发明的另一较佳实施方式中，所述介质层的材料为硅倍半氧烷。

在本发明的另一较佳实施方式中，所述刻蚀阻挡层的材料为氮化硅或碳化硅。

在本发明的另一较佳实施方式中，所述第一金属硬掩膜的材料为TiN或TaN。

在本发明的另一较佳实施方式中，所述第二硬掩膜的材料为TaN、Ta、TiN或Ti。

本发明的制备双大马士革的方法使用了双金属硬掩膜，因此可以很好的控制沟槽和通孔的尺寸，从而减少漏电流，电学性能和可靠性显著提高。

附图说明