[发明专利]应用于嵌入式芯片的只读高速缓冲存储器

说明书

技术领域

本发明涉及高速缓冲存储器，特别涉及一种应用于嵌入式芯片的只读高速缓冲存储器，属于高速存储管理技术领域。所谓嵌入式芯片是指嵌入式系统中微处理器所在的芯片。

背景技术

随着嵌入式芯片设计水平和制作工艺的不断进步，片上处理器的处理速度也不断提升。然而，外部存储器由于本身结构和操作机制等原因，其响应速度远远低于处理器的速度。这种速度上的失衡正日益成为制约嵌入式芯片整体处理速度的瓶颈所在。为了应对这一问题，作为响应速度与处理器相当的高速缓冲存储器（CACHE）也逐渐集成到了嵌入式芯片上。这一技术一方面成了处理器与外部存储器之间的杠杆，显著提升了芯片的性能，但另一方面，高速缓冲存储器（CACHE）本身的资源有限，在带来了高速响应速度的同时也带来了复杂的结构和较大的功耗。这与嵌入式芯片的“小面积、低功耗”的要求是相违背的，这样就需要在用户需求的基础上优化结构和算法，设计适合嵌入式芯片的高速缓冲存储器。

在嵌入式芯片的某些应用中，往往需要对一些指令存储器（用来存储指令的存储器）和外部只读存储器进行读取指令或数据的操作。如果采用传统的读写操作均可缓存的高速缓冲存储器（CACHE），其冗余的写操作缓存控制会大大增加高速缓冲存储器（CACHE）的复杂度，这样不仅增加了芯片的面积和功耗，而且对用户的配置也会带来诸多不便。因此需要一种简化写操作缓存的只读高速缓冲存储器，在满足嵌入式芯片小巧、节能等要求的同时，为用户的使用带来方便。

发明内容

鉴于上述技术现状，本发明提出一种应用于嵌入式芯片的只读高速缓冲存储器，其目的是要通过简化高速缓冲存储器结构以及优化高速缓冲存储器算法等手段，来设计一种新的适用于嵌入式芯片的只读高速缓冲存储器，解决传统技术应用于嵌入式芯片所存在的一些问题。

为达到上述目的，本发明采用的技术方案是：一种应用于嵌入式芯片的只读高速缓冲存储器，其创新在于：由标签数据阵列结构、控制逻辑、地址数据传输门这三个部分组成；

所述标签数据阵列结构是指在SRAM存储体上定义的用于只读缓冲的标签数据阵列结构，该标签数据阵列结构由至少两路标签数据阵列组成，每路标签数据阵列由若干组标签数据组成，每组标签数据由标签和数据块组成，所有标签构成标签阵列，所有数据块构成数据阵列，数据阵列中的数据块用于存放来自外存的数据信息，每个数据块对应标签阵列中的一个标签，标签用于标识对应数据块中存放数据信息的属性，标签中设置有地址段和状态位，地址段用于存放缓存目标的高位地址，状态位用于记载有效或无效两种状态，其中，有效或无效分别表示该标签所对应的数据有用或无用，外存与标签之间的地址映射方式为组相联地址映射，即标签的低位物理地址映射外存的低位地址，而标签中地址段存放的高位地址映射外存的高位地址；

所述控制逻辑由状态机构成，当只读高速缓冲存储器功能使能时，状态机根据CPU读操作或CPU写操作进行状态切换并执行相应操作，从而完成整体逻辑控制；所述状态机有四个状态，它们分别是空闲状态、判定状态、外存状态和反馈状态，其中：

空闲状态，表示状态机的起始状态或者状态机在完成每次CPU读操作或CPU写操作后的状态，在空闲状态时，状态机处于等待状态不进行任何操作，但当状态机接收到CPU读操作时从空闲状态切换到判定状态，当状态机接收到CPU写操作时从空闲状态切换到外存状态；

判定状态，表示状态机判定CPU读操作是否命中的状态，在判定状态时，CPU读操作的目标地址将与标签阵列中的标签进行比对，当所述目标地址中的低位地址与标签阵列中的某个标签的低位物理地址匹配，同时目标地址中的高位地址也与该标签中保存的缓存目标的高位地址匹配时，判定为命中，否则判定为未命中；如果CPU读操作被判定为命中，则状态机从判定状态切换到反馈状态，如果CPU读操作被判定为未命中，则状态机从判定状态切换到外存状态；

外存状态，表示状态机判定CPU读操作未命中或者发生CPU写操作时，直接对外存进行操作的状态；在外存状态时，如果输入的条件是CPU读操作被判定为未命中，则CPU将直接对外存进行读操作；如果输入的条件是发生CPU写操作，则CPU将直接对外存进行写操作；在外存状态执行的操作完成后，状态机将切换到反馈状态；