[发明专利]半导体装置及其制造方法

说明书

技术领域

本发明涉及一种半导体装置，特别是有关于一种具有超接面(super junction)结构的半导体装置及其制造方法。

背景技术

图1绘示出现有的N型垂直式扩散金属氧化物半场效晶体管(vertical double-diffused MOSFET，VDMOSFET)剖面示意图。N型垂直式扩散金属氧化物半场效晶体管10包括：一半导体基底及位于其上的一栅极结构。半导体基底内具有一N型外延(epitaxy)漂移(drift region)区100及位于其上方的P型基体(base)区102而形成P-N接面。再者，N型外延漂移区100下方具有一漏极区106，其连接至一漏极电极114。P型基体区102内具有一源极区104，其连接至一源极电极112。栅极结构由一栅极介电层108及位于其上的栅极电极110所构成。

为了提升N型垂直式扩散金属氧化物半场效晶体管10中P-N接面的耐压(withstand voltage)，必须降低N型外延漂移区100的掺杂浓度及/或提升其厚度。然而，以上述方式来提升P-N接面的耐压时，同时也会增加N型垂直式扩散金属氧化物半场效晶体管10的导通电阻(Ron)。亦即，导通电阻会受到N型外延漂移区的掺杂浓度与厚度的限制。

具有超接面(Super-junction)结构的垂直式扩散金属氧化物半场效晶体管可以提高N型外延漂移区的掺质浓度，进而提升P-N接面的耐压，同时能够避免导通电阻的增加。然而，由于现行的超接面结构需进行多次外延成长，且外延成长的次数取决于P-N接面的耐压大小，因此，上述超接面结构的制做会有工艺繁复以及制造成本高等缺点。

因此，有必要寻求一种具有超接面结构的半导体装置，其能够改善或解决上述问题。

发明内容

本发明一实施例提供一种半导体装置，包括：多个第一外延层，叠置于一基底上，且第一外延层及基底具有一第一导电类型，其中每一第一外延层内具有至少一第一掺杂区及与其相邻的至少一第二掺杂区，第一掺杂区具有一第二导电类型，且第二掺杂区具有第一导电类型；一第二外延层，设置于第一外延层上，且具有第一导电类型，其中第二外延层内具有一沟槽，露出下方的第一掺杂区；一第三掺杂区，邻近于沟槽的一侧壁，且具有第二导电类型，其中第二外延层与第一、第二、及第三掺杂区的掺杂浓度大于第一外延层的掺杂浓度；以及一栅极结构，设置于第二掺杂区上方的第二外延层上。

本发明另一实施例提供一种半导体装置的制造方法，包括：在一基底上形成叠置的多个第一外延层，且在每一第一外延层内形成至少一第一掺杂区及与其相邻的至少一第二掺杂区，其中第一外延层、基底及第二掺杂区具有一第一导电类型，且第一掺杂区具有一第二导电类型；在第一外延层上形成一第二外延层，其具有第一导电类型；在第二外延层内形成一沟槽，以露出下方的第一掺杂区；在沟槽的一侧壁上形成一第三掺杂区，其具有第二导电类型，其中第二外延层与第一、第二、及第三掺杂区的掺杂浓度大于每一第一外延层的掺杂浓度；以及在第二掺杂区上方的第二外延层上形成一栅极结构。

根据本发明实施例的半导体装置及制造方法，能够避免导通电阻的增加，并可简化工艺及降低制造成本。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，并不构成对本发明的限定。在附图中：

图1绘示出现有的N型垂直式扩散金属氧化物半场效晶体管剖面示意图。

图2A至图2G绘示出根据本发明一实施例的半导体装置的制造方法剖面示意图。

图3A至图3C绘示出根据本发明另一实施例的半导体装置的制造方法剖面示意图。

图4A至图4C绘示出根据本发明另一实施例的半导体装置的制造方法剖面示意图。

图5A至图5C绘示出根据本发明另一实施例的半导体装置的制造方法剖面示意图。

附图标号：

现有技术：

10～N型垂直式扩散金属氧化物半场效晶体管；

100～N型外延漂移区；

102～P型基体区；

104～源极区；

106～漏极区；

108～栅极电极层；

110～栅极电极；

112～源极电极；

114～漏极电极。

实施例：

20、20’、20”、20”’～半导体装置；

200～基底；

200a～第四掺杂区；

200b～第五掺杂区；