[发明专利]平面式半导体元件及其制作方法

说明书

技术领域

本发明涉及一种半导体元件及其制作方法，尤指一种平面式半导体元件及其制作方法。

背景技术

随着半导体制程技术能力不断向上提升，半导体芯片的功能日益强大，以致半导体芯片信号的传输量逐渐增加，芯片的脚数也随之增加；进而使封装技术必须随着技术的演进而不断提升。半导体封装提供集成电路保护、散热、及电路导通等功能，已知技术除高阶封装技术，如球栅阵列封装(Ball Grid Array，BGA)、覆晶封装(Flip-Chip，FC)、及多芯片模块(Multi Chip Module，MCM)，最常用的还是导线架封装方式，其主要通过黏晶(Die Attachment)、打线(Wired Bond)、封装(Molding)、及印字(Marking)等制程将元件进行封装。

传统采用导线架封装，利用黏晶、焊线、及封装制程等会衍生出相关问题，例如封装制程繁琐复杂且耗费时间，造成成本提高等等。

发明内容

本发明的目的之一，在于提供一种平面式半导体元件及其制作方法，所制成的平面式半导体元件可被绝缘结构完整包覆，以提供该元件较佳的保护性；且所制成的平面式半导体元件在各个面向上形成端电极等具有导电性及可焊接性的结构，故可以直接将成品焊接固定于电路板等外部装置上。

本发明实施例提供一种平面式半导体元件的制作方法，包含以下步骤：

步骤一：提供一晶圆，该晶圆上具有多个半导体元件，且该晶圆的上表面上具有多个对应这些半导体元件的引线区域；

步骤二：进行一第一绝缘覆盖步骤，以于该晶圆的上、下表面分别成型一第一绝缘层及一第二绝缘层，其中这些引线区域裸露于该第一绝缘层；

步骤三：成型一导电焊垫于每一该引线区域上；

步骤四：进行一切割步骤，以切割出单一的半导体元件；

步骤五：进行一第二绝缘覆盖步骤，以成型一第三绝缘层于每一个切割后的半导体元件的侧面；

步骤六：分别成型一端电极于每一个切割后的半导体元件的两端，该端电极导接于该导电焊垫。

本发明实施例提供一种平面式半导体元件，包括：一由一晶圆所切割的半导体元件，其具有上表面、下表面及多个设于该上、下表面之间的侧面，该上表面上具有多个引线区域；一覆盖于该半导体元件的绝缘结构，该绝缘结构包括一成型于该上表面上的第一绝缘层、一成型于该下表面上的第二绝缘层及一成型于这些侧面上的第三绝缘层，其中这些引线区域裸露于该第一绝缘层；一对应地设于每一该引线区域上的导电焊垫；以及一分别设于该半导体元件的两端的端电极，该端电极导接于该导电焊垫。

本发明具有以下有益的效果：本发明的平面式半导体元件可被绝缘结构所完整包覆，故可有效提高元件的可靠度。此外，本发明所制作的平面式半导体元件可提供多个方向的焊接位置，故可提高焊接作业的效率。

为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，然而所附图式仅提供参考与说明用，并非用来对本发明加以限制者。

附图说明

图1显示本发明之第一、第二绝缘层成型于晶圆上的分解图。

图1A显示本发明的第一、第二绝缘层成型于晶圆上的示意图。

图2显示本发明的成型导电焊垫的示意图。

图3显示本发明的切割形成单一半导体元件的示意图。

图3A显示本发明的切割形成单一半导体元件的立体图。

图4显示本发明的形成第三绝缘层的示意图。

图5显示本发明的形成电极层的示意图。

图6显示本发明的形成连接层并形成平面式半导体元件的示意图。

图7显示本发明的平面式半导体元件的制作方法的流程图。

【主要元件符号说明】

10 晶圆

101 引线区域

102 上表面

103 下表面

104 侧面

11A 第一绝缘层

111 穿孔

11B 第二绝缘层

11C 第三绝缘层

12 导电焊垫

13 电极层

14 连接层

2’半导体元件

2 平面式半导体元件

S101～S113 制程步骤

具体实施方式

本发明提出一种平面式半导体元件及其制作方法，本发明所提出的平面式半导体元件可不具方向性地与电路板进行电性连接，且不需通过打线等方式，故可简化后续连接制程的复杂度。