[发明专利]一种读电路的电流比较电路

说明书

技术领域

本发明涉及电路领域，尤其涉及一种读电路的电流比较电路。

背景技术

在存储器芯片中，读电路是影响其性能优劣的关键，电流比较电路则是读电路的核心。

传统的电流比较电路结构如图1所示，其基本工作原理如下：

左半部分电路中，浮栅型MOS存储器件Mref代表基准参考单元，用于提供一个可供比较的基准参考电流；参考电压RWL施加在基准参考单元Mref的控制栅极上，产生一个基准参考电流Iref。该基准参考单元Mref的源极接地，漏极连接N型MOS管MN1的源极，并通过一个反相器INV1连接该N型MOS管MN1的栅极，为该N型MOS管MN1的栅极提供电压Vrfb。

所述N型MOS管MN1是一个钳位管，反相器INV1提供反馈回路，二者共同组成钳位电路，其目的是将基准参考单元Mref的漏端电压RBL钳位在0.8V～1.2V之间，以避免drain stress(漏极应力)效应。

所述钳位管MN1的漏极连接P型MOS管MP1的漏极和栅极、以及P型MOS管MP2的栅极，为该P型MOS管MP1和MP2的栅极提供电压Vg。该P型MOS管MP1和MP2的源极均连接电压源V_DD。

所述基准参考电流Iref通过钳位管MN1最终施加在以二极管形式连接的P型MOS管MP1上，该P型MOS管MP1为一负载管，用于为右半部分电路中的P型MOS管MP2管提供电流镜像。

右半部分电路中，浮栅型MOS存储器件Mcell代表一个被行译码电路和列译码电路选中的存储器单元，其源极接地，控制栅极接行译码电路。读电压WL通过行译码电路加在该存储器单元Mcell的控制栅极上，产生电流Icell；该存储器单元Mcell的漏极通过列译码电路连接到N型MOS管MN2的源极，以及漏端电容CBL的一端；所述漏端电容CBL的另一端接地。

所述列译码电路与N型MOS管MN2、漏端电容CBL的连接点的电压为SENSEBL；该连接点还通过反相器INV2连接在所述N型MOS管MN2的栅极上，为该N型MOS管MN2的栅极提供电压Vfb。

所述N型MOS管MN2是一个钳位管，反相器INV2提供反馈回路，二者共同组成钳位电路，其目的是将存储器单元Mcell的漏端电压BL钳位在0.8V～1.2V之间，以避免drain stress效应。

所述钳位管MN2的漏极连接所述P型MOS管MP2的漏极；所述电流Icell通过列译码电路，以及钳位管MN2，最终和通过P型MOS管MP2镜像过来的电流Iref进行比较，从而在钳位管MN2和P型MOS管MP2的共漏点上产生一个比较电压sain，该共漏点连接在输出buffer(缓冲器)INV3的输入端；比较电压sain通过与输出buffer INV3的trigger point(触发点)进行比较，产生或0或1的输出电压saout，实现了对存储器单元的数据读取。显然不同的存储器单元产生不同的电流Icell，从而产生不同的比较电压sain，进而产生代表不同存储器单元的输出电压saout。

上图所示的传统电流比较电路中，由于所述负载管MP1以二极管连接形式存在，因为会消耗掉至少一个PMOS管阈值大小(约0.7V)的电压裕度，当电压较低(比如1.5V)时，这会进一步限制基准参考电流Iref的读出；而随着现代集成电路工艺的进步，电源电压也逐步降低，传统的电流比较电路越来越显得力不从心，以至无法使用。

发明内容

本发明要解决的技术问题是提供一种可以应用在低电源电压情况下读电路的电流比较电路。

为了解决上述问题，本发明提供了一种读电路的电流比较电路，包括：

输出缓冲器，用于将输入端的电压与触发点进行比较，产生输出电压；

存储器单元电路、参考单元电路；

第一负载，包括一P型MOS管，源极连接高电平，漏极连接所述参考单元电路；

第二负载，包括一P型MOS管，源极连接高电平，漏极连接所述存储单元电路，以及所述输出缓冲器的输入端，栅极连接所述第一负载中P型MOS管的栅极；

还包括：一N型MOS管，漏极接高电平，栅极与所述第一负载中P型MOS管的漏极相连，源极连接所述第一负载中P型MOS管的栅极；

电流产生电路，与所述N型MOS管的源极相连，用于为该N型MOS管提供电流。

进一步地，所述电流产生电路包括：连接在地和所述N型二极管之间的电流源。

进一步地，所述电流比较电路还包括：用于提供所述高电平的电压源。