[发明专利]小功率及高速读放大器

说明书

技术领域

本公开涉及存储电路，并且更具体地，涉及用在存储电路中的读放大器(sense amplifier)。

背景技术

诸如闪存的典型非易失存储系统含有组成整个存储系统的几个子系统电路。例如，具有地址解码子系统，该地址解码子系统把存储地址总线看作选择用于写和读的存储单元组的输入和输出字线。另外，具有输入数据驱动器，为了将新数据写入存储单元，该输入数据驱动器与存储阵列数据位线连接。并且存在由存储单元组成的存储阵列本身。

为了将预先存储的数据读出存储单元，就有了读放大器子系统。为了报告或者读取存储单元的值，该子系统读出位线的数据电平。读放大电路与附接至存储单元的位线连接并且与作为存储系统的输出线的数据输出驱动器连接。

由于读放大器所消耗的功率和读放大器速度的任何一种改善因动态随机存取存储器的广泛使用而放大几倍，因此，读放大器的功耗和速度方面的问题是重要的设计问题。

通过先有技术的读放大器，将位线处的电压预充电至接近读放大器的读反相器的触发点的值(即，在VDD和VSS之间的中点)。预充电减少了位线充电时间并且改善了读速度。当反相器的输入电压接近触发点时，反相器消耗大“消弧(crowbar)”电流并且反相器的输出没有对应于数据的输入。这种消耗的电能就被浪费了。

在位线预充电路径和读反相器之间的信号中还存在延迟时间。由于将位线下拉至期望的读电平是花费时间的，这就增加了数据存取时间，所以这就导致了预充电电平的过充电。即，过充电越大导致存取时间越长。在以下所论述的图1中的时序图中示出了这种情况。

信号SE为读使能控制信号。信号BL表示位线电压。信号PCH为位线预充电控制信号。信号SO为读放大器的读输出信号。如图1所示，当SE和PCH在时间t0处为高电平时，开始位线充电。当位线电压在时间t1处到达读电压(Vsense)时，PCH进入低电平状态。然而，位线继续在PCH进入低电平状态以后的周期的时间段内(即，直到时间t2)充电，导致过充电电压Vopc。假设数据“1”状态，位线电压衰减至读电压Vsense花费直到时间t3的时间，可以在该时间处检测数据状态(如通过读输出SO所示的)。在时间t1和t3之间的延迟增大了数据存取时间。

最后，因为与位线共享充电不可能和在读节点上的电压上升一样快地响应，所以位线预充电可能导致错误确定位线预充电电平。当尝试将“0”读出存储单元时，可能发生数据错误。更具体地，在长位线的情况下，位线的电容大。位线不可能和在读节点上的电压上升一样快地响应。读节点将到达预充电电平，但是当预充电路径断开时，位线没有到达预充电电平。然后，因为共享充电，所以读节点的电压将下拉至位线电压V_BL，其中该位线电压低于读电压。如果对存储单元进行弱编程(weakly-program)，则单元电流稍微低于基准电流。在基准读放大器准备好以后，位线电压可能仍低于读电压。在这种情况下，发生读“0”失败。

存储单元系统的改善是急需的。

发明内容

为解决上述问题，本发明提供了一种读放大电路，包括：预充电电路，被配置为响应于预充电控制信号对连接至读节点的位线预充电；以及读输出电路，读输出电路包括连接至读节点的读输出反相器，其中，读输出反相器在位线预充电期间和在位线预充电完成以后的时间段内被禁用，并且此后，读输出反相器被启用。

其中，响应于表示通过基准读放大器完成读存储单元的控制信号，读输出反相器被启用。

其中，存储单元为强擦除存储单元。

其中，读输出电路包括开关电路，开关电路被配置为响应于控制信号启用读输出电路。

其中，开关包括连接至读反相器并且响应于控制信号的头部晶体管。

其中，在位线预充电完成以后的时间段，在通过读放大电路读擦除存储单元的情况下，读节点处的电压基本上低于读反相器的触发电压，从而使读反相器上的消弧电流最小化。