[发明专利]不同时钟域无毛刺时钟切换电路的实现方法及电路

权利要求书

1.一种不同时钟域无毛刺时钟切换电路的实现方法，其特征在于，包括如下步骤：

步骤1、将所有待切换的时钟同步到同一高频时钟，每个同步后的待切换时钟以原有的周期和高频时钟的脉冲呈现；

步骤2、采用第一级时钟切换电路，在第一级时钟选择信号的控制下，对同步后的待切换时钟进行门控，产生第一级门控后的待切换时钟，将两个经第一级门控后产生的待切换时钟相或，产生第二级待切换时钟，如果不需要第二级时钟切换，则经或运算产生的时钟就是切换后的最终时钟；如果需要第二级时钟切换则执行步骤3；

步骤3、采用第二级时钟切换电路，在第二级时钟选择信号的控制下，对第二级待切换时钟进行门控，产生第二级门控后的待切换时钟，将两个经第二级门控后产生的待切换时钟相或，产生第三级待切换时钟，如果不需要第三级时钟切换，则经或运算产生的时钟就是切换后的最终时钟；

步骤4、如果还有多级时钟切换，则采用与步骤3相同的方法进行下级时钟的切换过程；直至完成时钟切换为止。

2.如权利要求1所述的方法，其特征在于：采用高频时钟检测待切换时钟的上升沿或者下降沿，并以此作为时钟门控使能信号，通过门控电路产生以原有的周期和高频时钟的脉冲呈现的同步后的待切换时钟。

3.如权利要求1所述的方法，其特征在于：所述多级时钟切换是在两两时钟切换的基础上进行切换的。

4.一种不同时钟域无毛刺时钟切换的电路，其特征在于，包括：

第一时钟同步电路、第二时钟同步电路、第三时钟同步电路和第四时钟同步电路，分别对应将输入的待切换的异步时钟clk0_async_i、clk1_async_i、clk2_async_i和clk3_async_i用同一高频时钟采样，同步到时钟周期不变，但以高频时钟脉冲呈现的高频时钟，作为同步后的待切换时钟；

第一时钟切换电路，在第一级时钟选择信号的控制下，对第一时钟同步电路和第二时钟同步电路输出的同步后的待切换时钟进行门控，产生第一级门控后的待切换时钟，并将两个经第一级门控后产生的待切换时钟相或，产生第二级待切换时钟A；

第二时钟切换电路，在第一级时钟选择信号的控制下，对第三时钟同步电路和第四时钟同步电路输出的同步后的待切换时钟进行门控，产生第一级门控后的待切换时钟，并将两个经第一级门控后产生的待切换时钟相或，产生第二级待切换时钟B；

第三时钟切换电路，在第二级时钟选择信号的控制下，对第二级待切换时钟A和第二级待切换时钟B进行门控，产生两个第二级门控后的待切换时钟，将两个经第二级门控后产生的待切换时钟相或，产生切换后的最终时钟。

5.如权利要求4所述的电路，其特征在于，所述第一时钟同步电路、第二时钟同步电路、第三时钟同步电路和第四时钟同步电路，分别包括：

三个依次串联连接的第一D触发器、第二D触发器和第三D触发器；

一第一与门，其一输入端与第二D触发器的数据输出端和第三D触发器的数据输入端相连接，第三D触发器的数据输出端经一反相器与第一与门的另一输入端相连接；

一第一锁存器，其数据输入端与所述第一与门的输出端相连接；

一第二与门，其一输入端与所述第一锁存器的数据输出端相连接；

所述第一D触发器的时钟输入端、第二D触发器的时钟输入端、第三D触发器的时钟输入端和第二与门的另一输入端输入高频时钟clk_high_freq，该高频时钟clk_high_freq经一反相器输入所述第一锁存器的时钟输入端；

所述第一D触发器的数据输入端输入待切换的异步时钟clk_async_i。

6.如权利要求5所述的电路，其特征在于，所述第一锁存器在高频时钟clk_high_freq的低电平期间将第一与门的输出EN锁存到该第一锁存器的输出ENL；当高频时钟clk_high_freq上升沿来临时，如果第一锁存器的输出ENL为高电平，则所述第二与门的输出信号clk_sync随高频时钟clk_high_freq变化；如果第一锁存器的输出ENL为低电平，则第二与门的输出信号clk_sync持续为低电平。